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标题: 2017年6月17日公益PCB评审报告节选 [打印本页]

作者: EDA365QA 时间: 2017-6-18 12:38
标题: 2017年6月17日公益PCB评审报告节选

1. 电源管脚按普通50欧阻抗线处理了。建议加粗到20mil左右。

0617-1电源为加粗.jpg (10.48 KB, 下载次数: 1)

作者: EDA365QA 时间: 2017-6-18 12:38
2.网络芯片数据线等长处理，不然容易丢包。

作者: EDA365QA 时间: 2017-6-18 12:38
3.变压器前后端需要隔离处理，保证板内信号不受干扰。

作者: EDA365QA 时间: 2017-6-18 12:38
4.开关电源手册要求单点接地和输入输出最短的回流路径。

作者: EDA365QA 时间: 2017-6-18 12:39
5.接入到DDR芯片的数据线，跨分割没有完整的平面,需要优化处理保证有完整的参考平面。

0617-5数据线跨分割.jpg (32.88 KB, 下载次数: 1)

作者: EDA365QA 时间: 2017-6-18 12:39
6.菊花链拓扑结构，时钟的末端匹配应该放到最后一颗DDR芯片部分。

0617-6匹配位置错误.jpg (76.62 KB, 下载次数: 0)

作者: EDA365QA 时间: 2017-6-18 12:40
7.POE供电电压一般在44~57V之间，需要做安规处理。

0617-7POE处理不当.jpg (30.56 KB, 下载次数: 1)

作者: EDA365QA 时间: 2017-6-18 12:40
8.在分割线上绕等长等于多次跨分割，需要优化处理。

作者: EDA365QA 时间: 2017-6-18 12:40
9.马达部分的线尽量加粗，芯片出来能达2.8A。

作者: EDA365QA 时间: 2017-6-18 12:40
10.走线走在分割线上，阻抗线没有参考平面引起阻抗不连续。

作者: hbj1987 时间: 2017-6-18 13:36
学习了！

作者: yayi 时间: 2017-6-18 22:03
学习了，请问下，第10条，如果走线无法避免分割线的话，影响情况是否很严重？

作者: 七彩雨 时间: 2017-6-19 10:28
请问变压器前后端需要隔离处理，是不是指的变压器前后挖空处理，那挖空区域的差分和单端线如何控制阻抗呢？

作者: EDA365QA 时间: 2017-6-19 12:13

七彩雨发表于 2017-6-19 10:28
+ ]8 L. v& v" c- t请问变压器前后端需要隔离处理，是不是指的变压器前后挖空处理，那挖空区域的差分和单端线如何控制阻抗呢？

如果把变压器和座子间挖空的话。此区域走线：网口的差分走线，灯线，抽头。对于阻抗的要求都是不高的。

作者: 紫菁 时间: 2017-6-19 13:10
学习了。~\(≧▽≦)/~

作者: 七彩雨 时间: 2017-6-20 16:37

EDA365QA 发表于 2017-6-19 12:139 W; C3 ^: \! y8 B
如果把变压器和座子间挖空的话。此区域走线：网口的差分走线，灯线，抽头。对于阻抗的要求都是不高的。

网口的差分走线不是需要严格控制100欧姆吗？

作者: wshna0221 时间: 2017-6-29 14:41

EDA365QA 发表于 2017-6-18 12:39
6 v! S$ D9 N# {, H5.接入到DDR芯片的数据线，跨分割没有完整的平面,需要优化处理保证有完整的参考平面。

这里的参考面是临近一层么？如果临近一层是GND层，是不是就不存在参考平面不连续的问题了呢？

作者: wshna0221 时间: 2017-6-29 17:47

wshna0221 发表于 2017-6-29 14:41
6 H Z) {0 ~, S7 y/ \7 n5 D这里的参考面是临近一层么？如果临近一层是GND层，是不是就不存在参考平面不连续的问题了呢？

明白了，谢谢

作者: Jasminetr 时间: 2017-7-6 21:22
电源线走多大电流

作者: zyh610710 时间: 2017-11-8 18:57
学习

作者: Ling 时间: 2018-3-16 11:51
学习了

作者: 陆大少 时间: 2018-3-19 09:38

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