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标题: 打孔在,静态负片铜皮上,不同的网络,为什么没报DRC错误. [打印本页]
作者: wolf343105    时间: 2017-5-22 19:20
标题: 打孔在,静态负片铜皮上,不同的网络,为什么没报DRC错误.
本帖最后由 wolf343105 于 2017-5-22 19:21 编辑
! Y7 R5 j+ [: ~' ?4 J5 |% u7 B" s! b6 j4 n  `
谢谢.
作者: 丁少_bmPRb    时间: 2017-5-22 20:06
有可能
作者: worldof422    时间: 2017-5-22 21:40
做一下DBcheck看看，也可能是静态铜皮没填充
作者: superlish    时间: 2017-5-23 10:55
负片 ，不单单是孔，其他的通孔PIN也一样不会报DRC，调用隔离焊盘，已经隔开了的，报DRC那就是库有问题了
作者: wolf343105    时间: 2017-5-24 08:58
superlish 发表于 2017-5-23 10:55
8 w# q& ~! z3 R- v  }$ r负片 ，不单单是孔，其他的通孔PIN也一样不会报DRC，调用隔离焊盘，已经隔开了的，报DRC那就是库有问题了

) g2 ^, R3 w; a. A7 E) s( z是隔离焊盘把不同的网络完全隔离了,相同的网络是怎么连接的?是不是相同的网络部分隔离,部分灌铜进去是吗?
+ T, A1 Y5 \; J& j& U4 o6 `
作者: superlish    时间: 2017-5-24 09:21
wolf343105 发表于 2017-5-24 08:58
4 B" ]5 E* t1 D: P是隔离焊盘把不同的网络完全隔离了,相同的网络是怎么连接的?是不是相同的网络部分隔离,部分灌铜进去是吗? ...

+ t" y9 o% C) S$ m你打开平面看就知道了，填充孔显示4 Q& \% D( M% D2 X
相同网络是通过花焊盘（FLASH）连的（不是你说的部分隔离部分灌铜），就看你封装怎么设计了，没有就会全连，出光绘也可以统一设置全连( a2 o9 g* l' q! A1 X; P
ALLEGRO的封装分开好几个部分组成的，建议可以去了解下封装1 r6 b4 W$ z8 J2 m7 C% Q8 E: ]8 D& z
作者: wolf343105    时间: 2017-5-27 08:56
superlish 发表于 2017-5-24 09:21
; v" e1 G) _' W4 |8 s, G/ W你打开平面看就知道了，填充孔显示0 T/ {5 b$ \( A2 `* ]
相同网络是通过花焊盘（FLASH）连的（不是你说的部分隔离部分灌铜） ...
( Z5 [! _* j, j" x7 K" Z
好的,谢谢你." G8 _  Q$ i  L: \4 C% ~, q
作者: szhot    时间: 2017-5-29 19:01
用正片出了~
作者: 紫菁    时间: 2017-6-6 09:44
为啥一定要用静态铜皮啊，有什么好处呀。
作者: 渐行渐远渐无书    时间: 2017-6-8 11:13
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