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CLK与DQS要等长吗?

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发表于 2017-5-19 10:37 | 只看该作者 |只看大图 回帖奖励 |正序浏览 |阅读模式

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本帖最后由 NIWO99 于 2017-5-19 11:24 编辑
! w8 |- O5 C6 M
% S& `0 G& s3 f6 d: {3 ]. u; x大家来说说CLK与DQS要等长吗? 有的说DQS不能比时钟长,有的说DQS不能比时钟短,我现在有点晕了,上来问问懂的人。
+ G8 C- W2 Z  D4 Y$ x7 K) B8 L& g) W3 i$ J9 @+ d! l
假设,我要求时钟比DQS短不超过3500,长能超过500,那么在规则中能做到吗?0 U8 t2 l3 [: o! [& r  z! }
以时钟线为TARGET .我要怎么写规则?  Delta= -3500  Tolerance=500" M& T# C) w+ @* [% B; y" Y5 B
我这样写对吗?3 q: X, @: l( _+ }

" n1 J. |" d8 }/ q& I+ c6 B) `" {; Y
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发表于 2017-5-23 09:54 | 只看该作者
superlish 发表于 2017-5-19 14:17# K' Y: w- ~( H: D" n: d! y
一般不做要求的吧, l' A( S6 h- B! W3 I5 ~: Q
你看你的芯片是否有要求??
6 }% O, s$ I: E( ~# a- t$ A3 U
可以设的,DQS以CLK为基准,在-3500到500之间,可以这样设置,Delta=-1500,Tolerance=2000,即可满足要求。6 A& N" M& X: T3 r" H8 W

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发表于 2017-6-8 11:46 | 只看该作者
看有没有自动调节功能

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 楼主| 发表于 2017-5-19 17:23 | 只看该作者
superlish 发表于 2017-5-19 14:17
0 y# N7 k5 e+ j7 b一般不做要求的吧' j- \" ~9 v8 r; {
你看你的芯片是否有要求??

- I- P2 I, L) d" E% C+ u 设计规范上有这样一个要求。所以我做规则时也想做这种两边兼顾的。好像是不能实现。
4 S% t) O+ d# c/ t2 f& D( d/ w. E * i  ]8 N" |0 v, ?. ]! {

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发表于 2017-5-19 15:45 | 只看该作者
一般情况下,CLK与DQS不用等长

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发表于 2017-5-19 14:17 | 只看该作者
本帖最后由 superlish 于 2017-5-19 14:30 编辑
" n+ F6 K+ N" J& [- L" [4 d
' u) M- O+ g  a1 ]) r( m一般不做要求的吧2 @: I4 @4 _4 P$ y' d7 ~+ X
你看你的芯片是否有要求??
/ H: u  x4 e: u9 c. G$ W8 b6 J$ L' c4 i2 u
Delta 变量增量   TOlerance 误差 是+-的
9 A' ~2 X! ?* J1 C/ z" a; ^1 I  @/ n- {另外觉得楼主你的TARGET选择有问题?你到底是要长还是短啊? ?: a# X) t" o2 h; h% {0 c
像这种范围这么大的,一个网络(差分时钟对内等长可以当做一个网络)不是在正区间,就是在负区间,找到目标线,让他最长或者最短范围内就好了,然后看情况绕如果长,那就设置长500的,如果短就设置3500内的  ,不可能两边都占的
. Q+ D" X, `# {& `7 B* a% D1 v/ g$ [" H& p! Q, h' ?  ?5 c

点评

可以设的,DQS以CLK为基准,在-3500到500之间,可以这样设置,Delta=-1500,Tolerance=2000,即可满足要求。  详情 回复 发表于 2017-5-23 09:54
设计规范上有这样一个要求。所以我做规则时也想做这种两边兼顾的。好像是不能实现。 [attachimg]127103[/attachimg]  详情 回复 发表于 2017-5-19 17:23

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发表于 2017-5-19 13:22 | 只看该作者
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 楼主| 发表于 2017-5-19 10:38 | 只看该作者
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