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标题: 问：海思HI3520D这块两层的demo板DDR3未做等长照样跑，如解？ [打印本页]
作者: shiyi_jiang    时间: 2017-2-28 22:51
标题: 问：海思HI3520D这块两层的demo板DDR3未做等长照样跑，如解？
我在学习DDR3布线时，一个十分突出的要求就是，走线要等长处理，保证时序。（当然还有很多其他要求，这里不一一说。）然而，我看了这块海思HI3520D的这块两层DEMO板，数据线的最长走线差不多是最短走线的两倍，地址线最长走线也可达到最短走线的两倍。相差太大，根本未做等长嘛！问题是人家跑得起来丫，这不科学！！！- x7 I9 o  _) h, q4 p" @
再来吐槽下阻抗控制，这个共面阻抗控制跟那种很多层叠的阻抗控制方式，效果有什么不同么？（总有点不放心的感觉^_^）: f' @/ }( D/ @, G' k2 m
另外，这个样子控制阻抗，貌似不怎么用当心串扰问题了噢？旁边包着地呃！
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: M& l1 Z6 v& I求指导，求分析！！！
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HI3520DDMEB.jpg (933.74 KB, 下载次数: 12)

HI3520DDMEB.jpg
作者: shiyi_jiang    时间: 2017-2-28 22:55
我干脆把DEMO板的PCB也传上来吧！
+ Z" O5 _9 H1 K, ]8 [9 C

HI3520DDMEB_VER_B.rar

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作者: northseawind    时间: 2017-3-1 00:36
记的以前看过一个资料，DDR3控制器在发地址地址和数据之前，会自动先发一个测试信号，把延时记录下来，然后再进行通讯，这样信号线就不太用考虑等长了，因为DDR控制器已经通过延时给你处理了
作者: alooha    时间: 2017-3-1 08:47
提示: 作者被禁止或删除 内容自动屏蔽
作者: 松哥无敌    时间: 2017-3-1 09:59
强烈关注这个问题。
作者: cz0924    时间: 2017-3-1 13:36
还在的3520D阻抗是参考表层处理   所以每个线边上都有个地线，3520D对DDR3在IC设计的时候就考虑了DDR的走线，所以3520D在DDR走线部分非常的顺  没有交叉  3520D的DDR走线没有太多的参考价值  IC内部做了等长处理，这个用于DVR的产品   为了成本考虑   做两层板  
作者: shiyi_jiang    时间: 2017-3-1 15:18
cz0924 发表于 2017-3-1 13:36: f* X2 X$ {7 g8 Q  C7 r
还在的3520D阻抗是参考表层处理   所以每个线边上都有个地线，3520D对DDR3在IC设计的时候就考虑了DDR的走线 ...
. K4 T3 v- X" L
这个的确。3520D的DDR管脚在芯片设计时做好了考虑，布线方便。
! V1 [7 m, I1 V+ X只是你说的这个“在IC内部做了等长处理“是什么意思啊？
4 V6 Y: {8 V: b
作者: huo_xing    时间: 2017-3-1 15:53
海思的东西不要作参考，他家的芯片在pcb上做等长要考虑芯片内部的长度
作者: l888888h    时间: 2017-3-1 16:08
具体看一下差多少
. d3 L3 _6 S; J等长有一个范围的
作者: 张湘岳    时间: 2017-3-1 17:34
这个不是共面地吧,有的线两边都是地,有的只有一边有.
作者: shiyi_jiang    时间: 2017-3-2 12:35
huo_xing 发表于 2017-3-1 15:53
5 G7 v! ^/ y3 ^3 W9 H6 o* `海思的东西不要作参考，他家的芯片在pcb上做等长要考虑芯片内部的长度
1 M2 j! j* Q* O; x3 m
是的哩。封装那么大。芯片内部的DDR引线都不知道有多长。
作者: shiyi_jiang    时间: 2017-3-2 12:40
张湘岳 发表于 2017-3-1 17:34
( D+ m, c! W9 S这个不是共面地吧,有的线两边都是地,有的只有一边有.

( B% P4 G) E2 L0 `+ S这个不知道了。4 O2 x( t) @8 n  a8 {" q/ U' J/ E; G
在HI3520D的硬件设计用户指南里面有提到，有单端信号两边包地的阻抗控制，有单端信号单边包地的阻抗控制，还有单端信号两边走信号线的阻抗控制。没搞清楚是怎么做到的。
% J4 O& b  E4 ?  a
作者: 风凌天下    时间: 2017-3-3 19:41
嘻嘻，我知道，海思的芯片一般DDR做好之后呢，不能动任何一根线，等长不要硬件处理，软件会在时序上调整。曾经我司出现过一次海思案例就是改板的时候，动了海思芯片DDR部分的某几根线，导致DDR跑步起来。软件对应的已经补偿时序了，改板layout的时候不用你再绕它
作者: 风凌天下    时间: 2017-3-3 19:47
省成本啊，在阻抗控制要求不严的情况下，是可以这么做的，只要芯片能跑起来，就行！海思是国内华为的芯片，所以它可以提供技术支持，在软件上去调时序比硬件方便多了，当然这样改板需要注意不能动DDR部分的任何线
作者: shiyi_jiang    时间: 2017-3-3 20:54
风凌天下 发表于 2017-3-3 19:47' t) S  s4 d4 ~$ y) @* b
省成本啊，在阻抗控制要求不严的情况下，是可以这么做的，只要芯片能跑起来，就行！海思是国内华为的芯片， ...

) B$ J. d' F! U是啊，画 板的时候直接用Demo板改过来的，DDR部分直接用Demo板的，一点没动，不过有些地方做起来挺麻烦的。& ?5 S" J+ O+ S" Z
作者: huo_xing    时间: 2017-3-3 23:41
shiyi_jiang 发表于 2017-3-2 12:35* U# j9 s# u, z  S9 B
是的哩。封装那么大。芯片内部的DDR引线都不知道有多长。
& x. n! T5 F" v  O. ?) R
海思的ddr如果要自己布线，最好问下fae线长问题，或者你们软件比较牛，可以调时序
作者: xyyzhong    时间: 2017-3-6 16:04
这个是海思内部做了好几板才定版OK的。
作者: shiyi_jiang    时间: 2017-3-7 20:35
xyyzhong 发表于 2017-3-6 16:04
1 f! l8 l% n* u( l" l7 F这个是海思内部做了好几板才定版OK的。

3 V9 M, S8 w& y你这是有内幕？
& s* x7 L- U- d4 M) {2 |% S7 Y) {6 T
作者: ljzyhjbfwh    时间: 2017-3-8 13:40
上电memory初始化后，phy会做training，虽然长度差一些，但是training能pass，timing上就没问题。只要保证眼图的信号质量，接收端采样就没问题。
作者: sun7963608    时间: 2017-3-9 14:22

& h: ]7 ?) ]; @% h" K  h记的以前看过一个资料，DDR3控制器在发地址地址和数据之前，会自动先发一个测试信号，把延时记录下来，然后再进行通讯，这样信号线就不太用考虑等长了，因为DDR控制器已经通过延时给你处理了4 x0 U. _+ B1 V" U/ U
作者: clp783    时间: 2017-3-9 18:12
海思，MSTAR的很多芯片都是这样，坐看高人解答。
作者: djadfas    时间: 2017-3-17 17:54
也许  海思自己做芯片  外面根本不需要等长    芯片内部逻辑设计时候  延时随便弄加减 保证能够采样就好
作者: xhy_hard    时间: 2017-3-19 20:22
这是2层板吗？8 [  J& A2 W0 x6 a
DDR3很靠近CPU了，走线不会太长，做不做等长，无所谓。其次，可能CPU本身配置的内存速率比较低
作者: zhuzhenqiu    时间: 2017-3-24 16:55
zhide guanzhu
作者: beebeevincent    时间: 2017-3-31 16:57
哇，这个已经是很久以前的了哦
6 ]& j  E  Y( W; K8 k+ j) Z# A1 不做等长设计，是因为有DDR TRAINNING啊。像两层板这种，如果你真要做等长，很难实现的
; J1 F. r, Y; v  ^2 阻抗控制：如果没有共面线，阻抗会是一百多欧，共面线可以控制在70-80欧吧
3 ?7 b8 q( a* X: L9 g" u当然啦，这个方案是通过了很多次仿真和实测的，所以一点问题都没有的
作者: xx325207    时间: 2017-4-11 10:25
学习了
作者: EDA-Q    时间: 2017-4-11 10:55
长了见识
作者: lazybear    时间: 2017-5-6 20:55
还要看分组的，一般本组内等长就可以了。
作者: Plom    时间: 2017-6-7 10:16
支持
作者: 75484702    时间: 2017-7-17 14:37
MSTAR MTK REALTEK 这类的方案也很多 不清楚具体通信原理  电视 机顶盒 用的比较多
作者: jxcrleo    时间: 2017-12-21 13:47
学习下
作者: wuyatao    时间: 2018-6-28 10:55
:lol:lol:lol:lol
作者: 123wuhuiya    时间: 2018-7-2 15:52




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