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标题: LOGIC 原理图显示错误 [打印本页]
作者: 1061652558    时间: 2017-1-20 16:50
标题: LOGIC 原理图显示错误
元件管脚显示的时候 没有挨着外形，是有哪里设计错误了么？？？, U# S  h4 g, a% B8 Q

QQ截图20170120165610.png (11.83 KB, 下载次数: 1)

QQ截图20170120165610.png
作者: CS.Su    时间: 2017-2-5 15:09
不好看而已，不影响性能
作者: 1061652558    时间: 2017-2-6 09:01
CS.Su 发表于 2017-2-5 15:09
& C* Z+ ~) |% }7 Q) I5 R% X& A不好看而已，不影响性能

: ?# c- h* p2 z8 M是不会有影响  就是想做到统一格式 看起来舒服些，，有招么？？
作者: CS.Su    时间: 2017-2-6 16:01
1061652558 发表于 2017-2-6 09:01$ ~" L. Z1 F  w( v5 a" t7 a
是不会有影响  就是想做到统一格式 看起来舒服些，，有招么？？

7 [* n) f& I+ I, r' X7 U要美观就重新编辑下封装就好了
! v( g' U( w8 Y4 s2 c* O9 v
作者: zhangtao2    时间: 2017-2-14 14:30
CAE从新修改下就好了
作者: shiyanjun00    时间: 2017-4-1 13:58
我来给你做一下解释：; W/ E# Y# p( `0 B" ~' j6 k
1、首先你要明白原理图库中你每次建库时放置的PIN，来自于哪里？看图：3 E" x$ P  b1 ~6 F: w: }. v# T
( B0 O+ w# B/ M& \  _
! g' @1 t8 g- J3 `

( \; @+ G9 X" Y, B1 }7 I, M& e3 F5 G% H0 {& u  ?
2、打开这个PIN,明确这个PIN的长度(一般是200mil)、端点用处等因素。看图：8 G3 z3 z) }/ ?+ {

" I- D" y9 o) g/ e  B5 n' Q$ J' R8 j2 n. x; x6 D9 E& G
3、你的问题出在CAE Decal阶段，填写了比所用管脚更长的参数。看图即可明白：
0 x+ j1 W2 {, _& t* Z0 ~/ N
/ y3 f4 J- o9 z% q2 h: h9 g: `* Z6 B
           填写了与管脚长度一致的距离200mil，正确：% G9 h; q, _5 ^- k& R0 _% k3 A' U
                0 N6 W& t' M" p6 @# J* D5 J

. |7 s3 Z. i6 F         
5 D6 J5 r, P7 G2 C           填写了比实际管脚长度长的距离300mil，错误：错误：错误：
! |( A  b5 o& V
6 r$ e5 ^! p8 r. H3 Y2 |2 Q% R. c: K; G" P

0 {! L7 G' a1 _/ z) ]6 e- u0 F1 v9 O




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