EDA365电子工程师网

标题: 请教下，allegro 有没有限高的方法，比如我画个shape 这里限制高度为2.0之类的？ [打印本页]
作者: eileendong    时间: 2017-1-4 13:52
标题: 请教下，allegro 有没有限高的方法，比如我画个shape 这里限制高度为2.0之类的？
如题，1）allegro 有没有限高的方法，比如我画个shape 这里限制高度为2.0之类的？还有个问题，allegor可以导入STEP模型，这个有什么用吗？另外可以由proe产生文件，导入到allegor中，建立模型？
作者: djadfas    时间: 2017-1-4 14:08
1 前提是你做封装时候加了高度这个信息 不然没法用  2、3D相关的 我很少用
作者: 只为一口气    时间: 2017-1-4 15:04
allegro可以导出带有器件高度的3D图，并用3D软件查看，估计step模型就是为了让这个3D效果看起来更逼真吧，要不所有器件都是一个个的方块。   还有就是我只知道能设置器件的高度，并导出来看效果，至于这个限制高度的规则，我还真是没发现。网上搜索了一下也没有发现相关的资料。占楼等大神解惑！
作者: anjing200707    时间: 2017-1-4 16:21
可以定义禁布区的最小最大高度，然后器件封装中需要加上高度信息
作者: inspiron1501    时间: 2017-1-4 16:29
通过3D 模型可以很方便的实现限高功能。
作者: hwz2824262    时间: 2017-1-4 16:31
本帖最后由 hwz2824262 于 2017-1-4 16:34 编辑 7 K2 [. w4 p1 a2 G) u# x8 M. z& Y+ r0 a
- M1 E# Z2 {5 i. i. J+ m* `
1.当然可以，习惯放置在areas里面的package keepout中% ?7 y) h- g& r* F5 O
2.可以通过EMN将限高的信息导入板中。
作者: freeren    时间: 2017-1-5 10:11
anjing200707 发表于 2017-1-4 16:21
7 l; Z5 w6 T5 n可以定义禁布区的最小最大高度，然后器件封装中需要加上高度信息
# z! R0 M' B: P9 q9 v+ p
正解，就是这么处理$ l9 [9 @+ ~+ d$ N9 ]0 Q
作者: 只为一口气    时间: 2017-1-5 10:33
anjing200707 发表于 2017-1-4 16:21
$ O( L7 a; `' l1 P' @可以定义禁布区的最小最大高度，然后器件封装中需要加上高度信息

, c7 d7 e  P5 f3 h在规则里面设置吗？具体点！谢谢咯！
# D4 k5 Y; o* [/ B
作者: 只为一口气    时间: 2017-1-5 10:35
anjing200707 发表于 2017-1-4 16:21
# y9 ~# E8 u0 U. I' P可以定义禁布区的最小最大高度，然后器件封装中需要加上高度信息

7 F' T9 e; B" {8 W! o是这样吗？但是这样我试了下，不报错啊！是不是还要打开规则管理器哪个地方的规则开关？
* J8 w. ~  c, X: c5 _7 U$ m9 I+ F

1.png (14.41 KB, 下载次数: 0)

1.png
作者: kini0821    时间: 2017-1-5 11:05
做封装时候加限高高信息导出3D图才有用
作者: li262925    时间: 2017-1-5 16:43
首先器件有高度设置    package keepout层相应区域铺shape    然后设置shape高度    ' x& o3 w1 J' x9 h2 t3 R7 o

* b  t0 l0 J2 T5 g. t# g" @不报错应该是DRC没打开的问题吧

1.JPG (45.8 KB, 下载次数: 0)

1.JPG

2.JPG (136.95 KB, 下载次数: 0)

2.JPG
作者: eileendong    时间: 2017-1-9 10:29
inspiron1501 发表于 2017-1-4 16:29
7 J3 m2 a3 {) B; v7 [通过3D 模型可以很方便的实现限高功能。

) d4 Z/ d: E. _, P# M8 I3 C能说的更加详细点吗？
: X. g4 f+ R; q9 }& L
作者: eileendong    时间: 2017-1-9 10:30
li262925 发表于 2017-1-5 16:43
6 }- o! S$ j8 T2 \首先器件有高度设置    package keepout层相应区域铺shape    然后设置shape高度   
. y+ P' K4 |9 u  g$ t4 J7 P% S. K5 V" A; T8 D' K. Z
不报错应该是DRC没 ...

+ ?8 W7 [( B# H我也这么设置了，还是不包错？DRC 哪层显示？不是top 吗？
作者: eileendong    时间: 2017-1-9 10:36
hwz2824262 发表于 2017-1-4 16:31- i+ M9 ]. Y! P8 _
1.当然可以，习惯放置在areas里面的package keepout中$ V' M& H6 R1 P* E/ J7 P
2.可以通过EMN将限高的信息导入板中。

$ s9 S8 {1 w, e5 ~. n+ V高度的信息：
; X7 g% [! X% U3 Q& g  T, F7 z1）我研究了下，可以通过原理图里面的ptf（修改高度信息）导入。感觉优先级高于封装里面自带的place bound的高度。
) D- n- U3 a; z4 H: x( Y2）emn 信息，打开看过，不知道高度的信息在哪里？；1608L_C-1-N  111111111111111111  L401
6 F' D' u3 D2 G: k0 v1 s3 f. e  144.6500    -13.1300       0.000  BOTTOM  PLACED  s2 B" o$ U; c, O- q& q1 l
我打开emp看到过，修改过emp里面的高度信息，重新导入，貌似不管用* ~3 w% _) ?6 L! \+ A1 b9 I+ x) Y

! k3 k/ b; e  D3 q+ J0 o9 v还请高手指点下5 `" c" b$ n, `& I- R
作者: hwz2824262    时间: 2017-1-16 20:33
eileendong 发表于 2017-1-9 10:36
+ s% d" D+ C- l: r高度的信息：
9 z# q4 V! P* P, j1）我研究了下，可以通过原理图里面的ptf（修改高度信息）导入。感觉优先级高于封装里面自 ...
1 a* M5 k" u, A, j5 @( H: ^
1).可以通过导入IDF的方式将限高信息导入在package keepout中
  E* d6 X. w0 \* ]6 v6 F9 H2). 元件的限高信息可以设置在package geometry中，这样就不会有冲突
' A6 L+ y& t; Z* [4 R



欢迎光临 EDA365电子工程师网 (https://bbs.elecnest.cn/) Powered by Discuz! X3.2