EMC刚遇到一个问题，各位给提供提供思路啊，谢谢

ytlbms

最近公司一款产品做EMC辐射骚扰测试，在特点频点发现是接手柄的线缆的辐射发射造成超过标准限制，因为把手柄加整个线缆去掉的时候就明显没有这几个频点的超标了。
那么问题来了，因为最近看了差模和共模的概念，有点迷糊，我的理解是：
1：这个问题应该是线缆上面的共模辐射导致超标。不知道理解对不对？有没有可能是差模电流造成的？
; J4 K, U2 G' {2：如果整改，我的思路是，和这个手柄相连的所有的PCB布线在主板上要处理好，所有的线要就近参考相邻层的GND，且不能跨分割
/ w3 [( j+ F1 o# r2 I' d3：还有一个疑问，就是要不要再进手柄线的connector处，每根信号线都加电容呢？或者加一些滤波？
以上三个疑问有没有相似经验或者高手能够提供一点思路?感激不尽啊。谢谢

毛豆盛宴

不太懂，帮顶！等待大神解答

古莘

1、共模的问题会多点。2、先采用屏蔽的手柄线试试。3、每根线接电容貌似对辐射改善不大!建议找到准确的辐射源再说!

lizudong

有没有直接套个磁环 试下先，行的话直接套个小磁环

lizudong

比增加电容应该要强很多

ytlbms

lizudong 发表于 2017-1-3 10:03
有没有直接套个磁环 试下先，行的话直接套个小磁环

考虑过，但是增加磁环对成本增加太大。

fallen

1 基本上共模干扰
( g8 ?  V7 p) v7 m1 s2 考虑是其他走线干扰过来的，造成线缆的线带出来的。
3 线缆上所有线都增加电容，这是个解决办法；也可以考虑串磁珠。
4 超出的频点是单支还是一个包，或者两者结合？
0 e, E* ~& o5 a+ c% L5 列出超频的点，看看属于哪些信号的频点的倍频，一般周期信号占空比50%左右的只有奇倍频，如果不是50%的还会有偶倍频。

ytlbms

fallen 发表于 2017-1-4 23:10
1 U6 d' i& z& |/ `1 基本上共模干扰
4 ?! T( D) ]' \4 P6 q4 J2 考虑是其他走线干扰过来的，造成线缆的线带出来的。
3 线缆上所有线都增加电容，这是 ...

# ^3 n% u  `  l+ t1：超出的频点在1.15G到1.45G这一片，都很接近限值，并有几个点超出。
4 n0 \) F% j. m( B, v/ c/ x: e1056M，1188M，1408M。
, V$ A1 R; W" k- r( X2：其中1188M已经找到原因是DDR3的时钟频率问题，时钟是396M ,刚好是时钟的3倍
0 \% n6 R. L4 P) z5 |  b9 D3:1056M和1408M初步判断是LVDS的时钟50M的倍频，因为LVDS的数据是7位，时钟是50M
( u; k$ _$ p  Y. \根据屏幕显示不同的画面，应该是可以倍频到352M，1056M，1408M的。
: L7 q/ f: b9 r; C* f. Z8 X% |) Y
) w0 |* l4 O* \. g% T! J: ?$ K" u目前的想到的解决方法是，对于手柄线缆的connector，确保每根线的参考回流不要跨平面分割。且进入connector之前要加电容把这些频点覆盖掉。

" }4 U  R& x1 D! y但是对于LVDS这块没有好的办法，因为屏和主机的连接通过FPC线连接，LVDS线进入FPC线之前没有串入CFM（共模扼流圈）。加上机壳封闭没有之前好，导致超标。
打算的解决方法是，堵住屏上的机壳有开口的地方，防止泄露，进行试验，看看这些点能不能过。再尝试修改机壳的结构开口。但是代价有点大。
  @! k6 e1 {7 s/ N$ e7 _+ C没有想到其他更好的办法了？
* r0 C/ W( }& M) E* Z4 \* g; \

fallen

ytlbms 发表于 2017-1-5 09:17
1：超出的频点在1.15G到1.45G这一片，都很接近限值，并有几个点超出。
- C% M9 }7 V% \! b! H" F1056M，1188M，1408M。
2：其中1 ...

$ O5 P$ ]+ O9 Z- I" f! l第二条：DDR3时钟超标，现在应该是很少有DDR3时钟超标的吧。看看layout是否做的有问题。
- P2 T' L$ K: ?! E第三条：个人认为1056和1408不是LVDS的50MHZ倍频，如果是的话，那么低频段的应该也有50MHZ的倍频出现并超标，一般LVDS的问题是CLK的倍频，在保证眼图OK的情况下尽量减低幅度以及开展频；贴导电胶布等等。
# U- a$ T7 a1 [5 U1 t1 L& q7 f
7 }3 ^4 W: d# s; ^1 F" ]( c9 k另外你的线缆走的是什么些什么线？“确保每根线的参考回流不要跨平面分割”只能保证本身信号质量好些，对于一些干扰没有直接的作用。

ytlbms

fallen 发表于 2017-1-5 22:46
' n; B& X" j3 T: V! F第二条：DDR3时钟超标，现在应该是很少有DDR3时钟超标的吧。看看layout是否做的有问题。
第三条：个人认 ...

# |; [: `: u( l谢谢回复。
- C* B/ r* m, A& z+ v1：DDR的layout是参考NXP的建议做法，直接把DEMO板移植过来的。改的余地不是太大
2：LVDS的时钟是50M。尝试用铝箔胶带把FPC线裹住，但是用近场探头测试，改善不大。打算带到EMC专门实验室验证一下。这应该就是您说的贴导电胶布的意思吧？
3：“在保证眼图OK的情况下尽量减低幅度以及开展频”，您的意思是LVDS数据信号眼图OK的情况下，降低LVDS数据信号的幅度吗？这个是不是在CPU中有:对LVDS驱动力的设置什么的？
“开展频”的意思是LVDS的CLK开展频吗？这块还不了解怎么操作，我先网上搜一下，搞不定再请教您。
4：线缆的信号有几类：一是电源信号12V，5V，3.3V，还GND，AGND，二是LED_PWM,还有按键信号。三是麦克信号MIC1N/P, MIC2N/P.
' n$ N$ S6 x# o* E5 {目前打算在电源和第二类信号上面进入连接器之前加上一个0.1uF和100pF的电容并联。然后在线缆上面的GND信号上面串一个高频磁珠试一试。
* w: H: v7 @9 H; M# U& [6 B) Y

fallen

ytlbms 发表于 2017-1-6 15:37
4 c9 v1 y8 H" D7 l1 o* _谢谢回复。
# i, r3 `6 B0 L% Q1：DDR的layout是参考NXP的建议做法，直接把DEMO板移植过来的。改的余地不是太大
2：LVDS的 ...

1 DDR的基本上就是阻抗再做好点，开展频看看；或者SOC的散热片接GND(如果是金属的)
% l: K2 z4 H) b. D* y6 b) q2 恩，就是把线理理，做做屏蔽
3 降低LVDS信号的幅度，包括数据与CLK;展频就是抖频，把信号的辐射平均一下。
0 R4 g8 J$ F5 R& {4 ~& q4 你的都是电源与低速线，加电容解决妥妥的。
& [$ t$ Q: X7 _3 H, i
5 u$ ~) g7 F9 i- ]6 N- ~& k

darhy_chang

一般来说，屏线这个点超标很正常，在屏线的两端各加一个磁环效果会好一点~

yzhfendou

学习学习

bcdhf

线束上上个磁环试试