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标题: DDR4地址线阻抗问题 [打印本页]

作者: 仁爱    时间: 2016-9-21 14:38
标题: DDR4地址线阻抗问题
4片DDR4串连,地址线如何控制阻抗,请大神帮帮忙! }# I% p0 V+ G- K: k

作者: bingshuihuo    时间: 2016-9-21 16:30
你看是不是单端阻抗50欧姆  看看规格书
作者: 980155498cai    时间: 2016-9-22 10:41
不是单纯的单端50,从控制器第一片开始地址线两端的单线控制40欧姆,时钟85欧姆,中间控制单线50欧姆,差分100欧姆;等长要求:+/-10mil最佳
作者: 仁爱    时间: 2016-9-22 16:25
本帖最后由 仁爱 于 2016-9-22 16:26 编辑 7 o, {5 J: W$ W1 J
980155498cai 发表于 2016-9-22 10:41
6 j9 h0 \( e+ q  p+ \: }5 z. e不是单纯的单端50,从控制器第一片开始地址线两端的单线控制40欧姆,时钟85欧姆,中间控制单线50欧姆,差分 ...
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为什么第一段和第三段为相同的40,不是第一段为60,第三段为40,或者第一段为40,第三段为60呢,时钟线为什么是85,而差分线是100,地址线中的差分线不就是时钟线吗" J% ?" A" ]" e& ~! \5 t2 Z& B

作者: 980155498cai    时间: 2016-9-23 11:07
仁爱 发表于 2016-9-22 16:25. }5 H  @. @3 U; H5 y, _
为什么第一段和第三段为相同的40,不是第一段为60,第三段为40,或者第一段为40,第三段为60呢,时钟线为 ...
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一般情况下,单线是50,差分式100,你明确这个吗??
/ e4 z  b+ S1 j. ]8 w9 J+ G
作者: lhycmyy_hawk    时间: 2016-9-25 17:22
是不是和拓扑结构有关吧2 z/ j; X; p8 U4 _; m

作者: kinglangji    时间: 2016-9-29 17:28
没做过这么高端的路过..7 B( ^4 p' v2 q2 e, \: e: v
不过单端 阻抗相差20ohm,基本参考同一个参考层就没法做了....就像做75ohm一样
作者: sean0108    时间: 2016-10-9 14:09
这个要根据实际的芯片资料来吧,像INTEL一般会对每一类信号阻抗有特殊要求,也有一些芯片只要按单端50,差分100控制即可
作者: 温雷雷87    时间: 2016-10-27 22:15
不同芯片厂家DDR阻抗是不一样的   以实际厂家layout guide 为准




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