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标题: 同一颗DDR3的4组数据线，组与组之间需要做严格的等长吗？求解，谢谢. [打印本页]

作者: leoyin 时间: 2016-9-20 09:59
标题: 同一颗DDR3的4组数据线，组与组之间需要做严格的等长吗？求解，谢谢.
同一颗DDR3的4组数据线，组与组之间需要做严格的等长吗？相差个100mil有问题不？求解，谢谢.

作者: 小小菜 时间: 2016-9-20 10:56

:lol

作者: raywanghm 时间: 2016-9-20 15:46
fyi

0920.JPG (76.79 KB, 下载次数: 0)

作者: leoyin 时间: 2016-9-20 17:03

raywanghm 发表于 2016-9-20 15:46* T4 R7 J6 o, I7 `0 q0 o# M
fyi

这么宽松...？

作者: chen6699 时间: 2016-9-20 18:53
严不严格要看电路的要求。一般情况相差100mil是没问题的。

作者: 980155498cai 时间: 2016-9-20 20:24
我想问的是你是什么DDR一颗上面还4组数据

作者: leoyin 时间: 2016-9-21 09:42

980155498cai 发表于 2016-9-20 20:24: ]; T0 t w$ {& c R" y# n% c
我想问的是你是什么DDR一颗上面还4组数据

说错了，是FPGA一个bank上的4组数据线.

作者: 980155498cai 时间: 2016-9-21 23:30
不要相差太远就好200mil内可以不做登场

作者: 980155498cai 时间: 2016-9-21 23:31

leoyin 发表于 2016-9-21 09:42" z7 c' ^7 D2 P) v4 f0 [- f; D2 q
说错了，是FPGA一个bank上的4组数据线.

不要相差太远就好200mil内可以不做登场

作者: djadfas 时间: 2016-9-22 11:54
需要因为DQS和CLK之间也误差关系具体看layout指导手册如一般是±300mil 400MHZ的时钟，速率越高等长要求越严格

作者: J蓝虹 时间: 2016-9-22 15:43
建议看芯片layout 和芯片厂商，设计厂商不一样，规则有差别

作者: lhycmyy_hawk 时间: 2016-9-25 16:54
看layout guide 是必须的，等长是为了时序的精准

作者: sean0108 时间: 2016-10-9 14:16
DQ和DQS需要严格控制，组间就不需要这么严格了

作者: cffdfg45 时间: 2016-11-10 17:40
thanks

作者: mentorkk 时间: 2016-11-12 14:08
Every DDR chip and circuit is different. Search the requirement inside the chip datasheet.

作者: mancy66525 时间: 2017-12-13 17:13

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