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标题: 74AHC32 的逻辑图，最后加了两级的非？ [打印本页]

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作者: Quantum_    时间: 2016-8-29 21:20
标题: 74AHC32 的逻辑图，最后加了两级的非？
如下图.  为何， 74AHC32 的逻辑图的最后加了两个非。
1. 不加， 逻辑上也正确。
: b5 \' ]/ H0 O) r2. 为了增加延迟吗？
3. 还是为了驱动TTL?
+ O, D  T& Z/ [/ _7 y  X! F/ d: ]+ @8 |
谢谢！

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2016-8-29 21:15 上传

OR logic Diag

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作者: 超級狗    时间: 2016-8-29 22:42
打完收工！
' L! Z6 |$ A' J& I
5 _! |3 ]7 x8 x
) Y8 C; @8 U/ ^# Z" P

Buffered and Unbuffered CD4001B.jpg (28.67 KB, 下载次数: 0)

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2016-8-29 22:41 上传

Comparison of Buffered and Unbuffered Logic Gate.jpg (60.33 KB, 下载次数: 0)

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Application of Buffered and Unbuffered Logic Gate.jpg (83.46 KB, 下载次数: 0)

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2016-8-29 22:42 上传

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作者: 超級狗    时间: 2016-8-29 23:36

jacklee_47pn︰
讚 !

看！


- O! U6 n: I/ z/ f6 Y+ {' K
5 K( k8 z' e- X- X& f" F* x1 C  p沒有啦！我是叫大家看內容。

+ G* x; s8 r' H+ d

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作者: newcomsky    时间: 2016-9-15 22:55
mark

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作者: hliu0129    时间: 2016-9-21 17:07
4楼这个图片，比楼主的问题亮得多。个人认为是同步时序。

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作者: cdbluerian135    时间: 2016-9-26 09:19
学习了~

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