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标题: HELP! Allegro package designer 问题 [打印本页]

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作者: louis_liu    时间: 2016-6-24 15:22
标题: HELP! Allegro package designer 问题
请教大家，如何在package designer里面放入一个电容，并且对这个电容进行 assign net， assign refdes？
大家都知道DIE,BGA是可以通过软件生成并且将二者的pin赋予 特定的net，但是如果要摆放一个电容在封装里面，allegro该如何实现呢？谢谢！

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作者: amao    时间: 2016-7-29 11:18
加分立元件不多时，可以输出netlist, 在netlist中修改加入网表中，再import一次网表就可以了网表的格式如下，看下就明白了。

, ]1 j  t9 J" g$ V* X: N0 @& O# F$PACKAGES
+ D3 D: k7 \' }6 {/ D0 ZBGA ! BGA ; BGA
DIE ! DIE ; DIE
$NETS
* r1 d, K( K! x- J2 LA9_PLL_VDD ; BGA.W6 DIE.231
1 f" I$ G; R/ Y! Z( \' fA9_PLL_VSS ; BGA.Y7 DIE.229
ADACL_VOUT ; BGA.A17 DIE.55
6 v* x$ Y* H, a( GADACR_VOUT ; BGA.B17 DIE.57
" O4 g1 X, l& L6 n5 z) I, XADAC_VAA2V5 ; BGA.B20 DIE.70
ADAC_VREF_NEG ; BGA.D18 DIE.67
" X" r* _8 |' Z) H5 @! X6 _7 WADAC_VREF_POS ; BGA.C19 DIE.68
D_A0 ; BGA.AB6 DIE.223
9 u$ Y- Q& N; s8 f5 I3 ?
2 x8 t5 F0 I3 @
. m0 i* R! X+ q: H4 D* d- }1 A9 P.......

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作者: amao    时间: 2016-7-29 11:20
等10月新办公室装修好了，后面如免费授课，如你参加的话可以现场交流

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作者: 小蒙art黑豆    时间: 2016-8-2 21:04
加元器件不多时，可以通过logic界面添加，最后再赋予网络，加的多还是画个原理图吧，要是没看懂可以微信我13823773314欢迎交流哦

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作者: pjh02032121    时间: 2016-9-8 22:08

小蒙art黑豆 发表于 2016-8-2 21:04
加元器件不多时，可以通过logic界面添加，最后再赋予网络，加的多还是画个原理图吧，要是没看懂可以微信我1 ...

正解！！！！！！！

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作者: 锤子米啊    时间: 2016-12-5 17:11
对于net赋予问题，我有个疑问：
# B' ?" ^7 Y$ \7 a9 i我们做多个PIN的芯片的package symbol时（比如BGA），通过DXF或其它方式创建的package symbol实际上并没有net。
导入sip封装设计的时候，该如何来创建net？（一个个的创建很麻烦）

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作者: phoenix4301    时间: 2017-2-22 09:52
x学习一下

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作者: denny_9    时间: 2017-3-23 14:46
在导入 DIE 时就可以 把DIE的 net 定义好，导入sip 内，就可以有net了。

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