2016 Cadence Allegro and Sigrity 技术巡回展！ - EDA365电子工程师网

现代电子产品更新换代极快，对产品设计周期要求越来越苛刻。为了提高设计效率、缩短设计周期，芯片、封装和电路板协同设计和仿真已经成为越来越多的企业的主要设计流程和方法。如何实现跨平台、跨部门、跨工艺制造等领域系统地、有机地进行设计和仿真自动化一直是许多设计、仿真人员和企业管理人员所面临的难题。

电子设计自动化领域领先的供应商Cadence，诚邀您参加“2016 Cadence Allegro and Sigrity技术巡回展”。在一天的研讨会上有多位来自Cadence总部及中国区的研发专家，产品设计服务及技术支持专家将与诸位分享Cadence在高速PCB设计、仿真方面最新的研发成果和进展，并向电子设计工程师展示Cadence独有的IC/Package/Broad协同设计及系统级分析的解决方案。

点击以下链接现在报名！

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西安站时间： 5月11日（星期三）地点：西安吉郎丽大酒店7层会议室（西安市高新区沣惠南路22号）	成都站时间： 5月13日（星期五）地点：成都天府丽都喜来登酒店三层宴会厅（成都市青羊区人民中路1段15号，地铁1号线骡马市站D出口出，前行50米）
北京站时间：2016年5月17日（星期二）地点：北京丽亭华苑酒店三层金辉厅（北京市海淀区知春路25号，地铁10号线知春路站F口出，城铁13号线知春路站A口出）	深圳站时间：5月19日（星期四）地点：深圳威尼斯酒店三层特维里厅（深圳南山区华侨城深南大道9026，地铁1号线罗宝线世界之窗A口)）
上海站时间：2016年5月25日（星期三）地点：上海张江长荣桂冠酒店二楼桂冠1厅（上海市浦东新区张江高科技园区祖冲之路1136号, 地铁2号线金科路站）

会议为免费参加，座位有限，报名从速！

会议咨询： event_cn@cadence.com

诚邀以下嘉宾莅临：

- Cadence Allegro/Sigrity产品用户

- PCB设计工程师和管理者

- 封装设计及仿真分析工程师

- 芯片设计公司参考板设计工程师

- 芯片设计公司IC/Package/PCB协同设计、仿真人员

- 硬件设计工程师

- 信号完整性分析工程师

- 电源仿真及设计工程师

- EMC仿真及设计分析工程师

- CAD工程师及经理

- 希望在PCB设计环境中提高设计效率和可预测性的团队

- 希望在芯片设计中考虑封装及PCB影响的模拟和数字芯片工程师

Sigrity's Plans on Integrated Design and Simulation

What’s New in Allegro Front End and Back End

Advanced Wafer Level Packaging: Technology, Design Challenges,
and Solutions

What’s New in Sigrity 2016

Voltus+SPA: Sigrity Integrated IC-Package Co-analysis for Faster
IR-Drop Convergence Sign-off

Power Integrity Design Automation

System Level Signal Integrity Sign-off Solution for Serdes and DDR Buses

Cross Fabric Design Environment

Wrap-up and Lucky Draw

西安站时间： 5月11日（星期三）地点：西安吉郎丽大酒店7层会议室（西安市高新区沣惠南路22号）	成都站时间： 5月13日（星期五）地点：成都天府丽都喜来登酒店三层宴会厅（成都市青羊区人民中路1段15号，地铁1号线骡马市站D出口出，前行50米）
北京站时间：2016年5月17日（星期二）地点：北京丽亭华苑酒店三层金辉厅（北京市海淀区知春路25号，地铁10号线知春路站F口出，城铁13号线知春路站A口出）	深圳站时间：5月19日（星期四）地点：深圳威尼斯酒店三层特维里厅（深圳南山区华侨城深南大道9026，地铁1号线罗宝线世界之窗A口)）
上海站时间：2016年5月25日（星期三）地点：上海张江长荣桂冠酒店二楼桂冠1厅（上海市浦东新区张江高科技园区祖冲之路1136号, 地铁2号线金科路站）

Time	Topic
09:00-09:30	Registration
09:30-09:50	Allegro Keynotes
09:50-10:10	Sigrity's Plans on Integrated Design and Simulation
10:10-10:40	Concurrent Design
10:40-10:50	Break
10:50-11:50	What’s New in Allegro Front End and Back End
11:50-12:20	Advanced Wafer Level Packaging: Technology, Design Challenges, 3 h- B% h* N" A8 B5 R and Solutions
12:20-13:30	Lunch
13:30-14:30	What’s New in Sigrity 2016
14:30-15:10	Voltus+SPA: Sigrity Integrated IC-Package Co-analysis for Faster * q; {5 }- F1 }4 T: t IR-Drop Convergence Sign-off
15:10-15:30	Break
15:30-16:10	Power Integrity Design Automation
16:10-16:50	System Level Signal Integrity Sign-off Solution for Serdes and DDR Buses
16:50-17:20	Cross Fabric Design Environment
17:20-17:30	Wrap-up and Lucky Draw