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标题: 一个关于DDR走线的问题 [打印本页]
作者: sheen    时间: 2008-10-27 16:38
标题: 一个关于DDR走线的问题
在线请问各位,DDR的地址线也一定要走等长吗?现在有一块板子(一款高清DV)上面有片DDR,频率有570M,在录像的时候就会死机,有五台机子,都是同样的情况,硬工调了好久,总找不出原因来.最后下结论应该是PCB DDR走线的问题.当初我是把地址线分高八位和低八位各分一组走等长.CK/CK#,LDQS/LDQS#,UDQS/UDQS#走差分,其它的地址线和控制线没怎么特殊地约束它,现在出现上述现像.会是PCB的问题么?如果是的话怎么改进?各位讲讲,谢谢了!
作者: edqin    时间: 2008-10-28 08:59
可以测一下DDR的时序让软件稍微调整应该能解决问题。你的线距是多少。
作者: sheen    时间: 2008-10-28 09:58
回楼上edqin,我的线距最小的位置是6mils,1 A$ r, }- a3 L% T" q/ |7 ^
别外一块板子也是同样的方案,我测了一下它的走线,基本上走了等长,! L) ~9 ~( M) [  o( ~
但不严格,最大的差入有200多mils,但是DDR离DSP很近,能正常工作," a! b2 y6 }" A  Z% L, Q1 e- [
难道是软件的问题?
作者: liqiangln    时间: 2008-10-28 12:39
CK/CK#和地址已经控制线要求等长，一般偏差在50～100mil,6 T7 S! U2 @9 H0 d
LDQS/LDQS#,UDQS/UDQS#和数据线要求等长，一般偏差在50～100mil.' r" W7 w- d5 k
所有线的等长要求，不是很严格，但是一般不会超过100mil.) _9 w# u7 @: b! d5 Y' Q8 H( ^
等长跟采样点有关，相关原理你看看DDR的手册。
作者: edqin    时间: 2008-10-28 17:15
不一定只是用软件来解决此问题代价要小一点。
作者: _hhh_    时间: 2008-10-30 13:24
是一开始录像就死机还是录了一会儿再死机?
作者: sheen    时间: 2008-11-7 14:24
回楼上的,是录了一会再死机.开机是很正常的.
作者: _hhh_    时间: 2008-11-7 16:30
哦这样的话,跟你的DDR走线没有多少关系.
作者: sheen    时间: 2008-11-8 10:33
当初HW是这样分析的:开机时DDR要交换的数据量不大,所以能正常,但是录像之后,因为是高清的,数据量比较大.所以就跑不起来了,想想也并非没有道理.当初我的地址线没有走等长,比数据线要长,是不是在读(写)数据时先要找地址,而我地址线太长而找不到地址(频率比较高)所以我的数据线走等长就没有意义了呢?
作者: sheen    时间: 2008-11-8 10:34
目前已经修改PCB了,等新PCB调试结果....
作者: _hhh_    时间: 2008-11-10 10:00
希望你改板后能有所改善. 建议此段时间你可以试试其它品牌的DDR.; S. y) H+ F! `2 T
不过我的愚见是:这个问题是你们的硬件有问题而不是板子有问题.
) b  M$ }1 e+ C! i' u0 h静待佳音!
作者: libsuo    时间: 2008-11-13 11:06
频率高了对于走线长度是有限制的，走线较短的情况下等长就不是要求很严格了，如果走线较长尽量走等长，你的高8位等长，低8位等长的设置是有问题的，出现群体性差异，数据锁存是以时钟为准的。
作者: emanule    时间: 2008-11-13 15:40
过来学习 等待楼主的好消息
作者: wd81111    时间: 2008-11-14 10:21
我也来学习一下！等待是否解决问题！
作者: sheen    时间: 2008-11-20 13:55
标题: 结果出来了
先上图
作者: sheen    时间: 2008-11-20 13:56
标题: 不好意思,重复了,上面是没改过的PCB以下是改后的PCB
改后PCB

修改后.JPG (223.86 KB, 下载次数: 224)

修改后.JPG
作者: sheen    时间: 2008-11-20 14:00
今天样机刚刚做完,开机试了一下,还没出现上次那种问题,我想问题基本上解决了.果然是PCB有问题,至少目前是这样了.
作者: worldsnap    时间: 2008-12-2 20:09
既然好了，楼主能不能介绍下经验？# z& D: P+ j! O) n* Y5 d6 F4 }
到底哪些线要等长？是全部等长还是信号分不同的组各自等长？( `: D1 c& m4 H1 Q4 r+ Z! R1 S
另外，阻抗匹配有没有考虑？
作者: zangyongchang    时间: 2008-12-5 22:16
原来等长线这么重要！！！
, J; d; B) i' f- ^: |% s, \学习了！
作者: calfort    时间: 2008-12-10 15:13
学习了
作者: kukulang    时间: 2008-12-10 17:02
学习了  : C2 y! k& A( c4 V
请问图中弯弯曲曲的走线是不是就是“蛇行走线”，为了保证走线是等长的？
作者: rx_78gp02a    时间: 2008-12-13 01:47
学习了，不过目前还用不上等长，我的都是低速的
作者: happywzb    时间: 2008-12-13 16:39
像ddr之类的高数数字信号，等长是很重要的，因为时须很关键!7 |; H. m; j1 ?3 x
学习了！
作者: zhaojianxi    时间: 2008-12-16 11:47
学习了
作者: xuefenglin    时间: 2009-1-7 14:31
16# sheen 6 `3 ^' W+ O# X+ L
认真学习中
作者: even_zhou    时间: 2009-1-7 16:43
楼主,怎么看你的layout前后差距怎么大呢?修改后是每对都等长走线吧! 16# sheen
作者: sxiaofeng    时间: 2009-2-12 00:15
是不是阻抗线，我做过一块板DSP和DDR2间有好多电阻的
作者: eric58    时间: 2009-2-12 17:42
难判断。两个BGA靠那么近好REWORK么？
作者: ivy    时间: 2009-2-12 18:05
怎样才能知道线是等长的呀
作者: xooo    时间: 2009-2-14 10:54
你的速率达到570M，数据，地址，控制，时钟肯定都需要做到等长才行。6 [8 A* S2 V1 n* ?2 z, ^
7 R8 }1 [6 B6 |  _( h/ c3 p
通常DATA DQS 按50mil控制。
- n' h& I8 x8 i$ rCLK ADD ctr按100mil控制。+ F( v) Y* b! L! b
DQS clk 按照芯片提供的时序参数计算一下。
% ^; |2 b6 `& W1 P( u不过通常ddr 芯片可提供1 个周期内的时序调整，楼主可以尝试软件修改试试能否解决。
作者: lovelyday    时间: 2009-2-16 09:29
学习了
作者: osinfo    时间: 2009-2-16 09:33
学习下
作者: yezi2893802    时间: 2009-5-18 13:35
xue xi le
作者: damlh    时间: 2009-8-26 22:20
楼主介绍下改了哪些地方啊，让我们也学习学习。
# e9 F/ Z2 E; N% c7 v2 g对于高速信号的相关知识也了解些，但是实际中并没有遇到过，遗憾。。。。
作者: yangjijun    时间: 2009-8-27 08:04
看不到有什么区别，请教一下？
作者: yangjijun    时间: 2009-8-27 08:08
果然是图发错了
作者: scott    时间: 2009-8-31 10:06
SDRAM频率最高133等长都需要严格处理：数据，DQS一组控50mil。地址，控制，时钟一组控100mil。6 P) d, V5 n4 I4 _9 t5 `
您的频率高达600左右，肯定需要严格的等长处理，这是时序问题。就相当于，你一个时钟周期内数据要跑多少个周期，时钟到位了，你的数据没能跟上，当然会死机啊。
, b, I  c( b' D* j5 ?- D2 j4 W
1 e$ P2 V5 F5 K' S* X个人见解，呵呵。不知道对不对，还请高手们多多赐教啊。
作者: hunanwuxi    时间: 2010-2-26 10:34
我做过一个INTEL的MENLOW平台的MID当时因为空间原因没做FSB等长+ N3 P% Z  P; x) K, U5 \
内存也没有达到要求
3 p  O- h9 m1 c5 r/ z! ]3 x2 n不过测试到是很稳定的
作者: newzyf    时间: 2010-3-4 17:36
学习了，要顶，不过好像还是不能百分百肯定是等长问题。
作者: Rita    时间: 2010-4-30 16:45
有时候板空间有限,没做到全部等长,就把结果给做软件的,让他们在软件里面做补偿.一样也没问题
作者: 杜晓    时间: 2010-5-6 11:09
在这方面我还是很多疑惑，每组控制线之间也要严格等长吗？
作者: honey2008    时间: 2010-5-6 17:51
对于DRAM来说，定义信号组如下：
, s) P4 P. ]  ^/ n
1 B$ M$ K% M  Z0 q4 n9 g( C数字信号组DQ，DQS，xDM，其中每个字节又是内部的一个信道Lane组，如DQ0~DQ7，DQS，LDM为一个信号组。
3 \# K5 r" P  z地址信号组：ADDRESS ! H$ o, K, p' l& m
命令信号组：CAS#，RAS#，WE#
6 `! J& P0 H, _1 ?* v  X0 s控制信号组：CS#，CKE : g5 |# V) {5 A$ r# ?' Z, ]
时钟信号组：CK，CK#
作者: leojl_liu    时间: 2010-5-6 18:41
羡慕
作者: sllzdq    时间: 2010-6-22 10:19
没有接触过，羡慕啊！想做些这方面的！现在的太单一了！
作者: ggm_1029    时间: 2010-6-27 12:11
晕，去看看JEDEC SPEC哦很清楚啊！
作者: gdysg    时间: 2010-8-12 09:29
学习中
作者: luoyp    时间: 2010-8-20 15:46
学习向上
作者: lijie2010    时间: 2010-10-1 21:53
我觉得应该可以通过软件来调整，我们之前做类似这样的案子，也都是原厂来调试时序的一般都可以解决
作者: peterxi    时间: 2010-10-30 13:09
通常情况下差距不是很大，在50到100mil左右！@
作者: careywang    时间: 2010-11-11 11:48
谢谢分享！
作者: zcyxh12345    时间: 2011-3-2 09:14
这个问题计论得很好啊。
作者: forevercgh    时间: 2011-3-24 12:22
回复 scott 的帖子
$ H4 e) g, @9 T6 C- J# }* ?" t% P  m" l1 A
速率只是评估走线等长约束的之一，但并非速率越高，等长约束越严格。SDR SDRAM和DDR/DDR2 SDRAM其时钟系统是有区别的，2 h5 P! e  M' C
针对数据来说，SDR 是common clk，DDR 是 source synchronise clk，其控制方式不同，约束也会不同。
) j+ _: n0 ~. Z: S3 O具体还是要依据datasheet计算timing margin2 ~& l' j5 `$ z# d2 h' x' B& v
作者: tekom    时间: 2011-4-14 17:37
学习了,我司做相机DDR 跑108MHZ 没有做等长, 工作没问题,但是EMI 测试 不过108MHZ 5,6 8 倍频不超标
作者: liujiangah    时间: 2011-5-30 15:14
我遇到过一样的问题。不一定是LAYOUT的问题哦。DDR有一些参数需要配置的。当然LAYOUT出问题的可能性最大。
作者: lisa_xiaoyan    时间: 2012-8-22 16:40
楼主这样摆放DDR的。。呵呵。我每次都是横着DDR放，跟你的位置再转90度
作者: lililu    时间: 2013-4-18 10:19
楼主分享一下经验啊啊
作者: JiaHao    时间: 2013-12-13 16:36
赞一下这贴
作者: EDADQP    时间: 2014-5-13 09:51
想问下 当时设计的时候 DDR的线的参考平面是什么属性啊.
作者: Sean谢    时间: 2017-5-2 16:31
地址线都等长会好些。。。。。。。。
作者: yangjijun    时间: 2018-2-8 11:07
学习了
作者: linbanyon    时间: 2018-6-12 09:12
谢谢



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