关于HDL导网表时候的问题

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发布时间: 2015-10-31 23:27

小弟在导网表的时候，原理图单独打包都没有问题，可是update pcb这一步会出现error，问题在图片，有没有各位大师遇到过或者知道这是什么情况，小弟在此感激不尽 ' L* H0 T9 V3 c) a. |/ [- a

zxpchx 发表于 2015-11-2 20:08

小小菜发表于 2015-11-2 16:35
* z7 V) i4 s8 f- `, K# C这个好像点不了，是灰色的，我一开始也以为是这个问题，后来发现不是这里的问题

请点击一下update pcb,再点.

小小菜 发表于 2015-11-2 16:35

dzkcool 发表于 2015-11-2 13:187 @8 b# t* Z* i1 ~, Q$ W2 @
原理图打包时勾选下图中的选项。

这个好像点不了，是灰色的，我一开始也以为是这个问题，后来发现不是这里的问题

请点击一下update pcb,再点. 详情回复发表于 2015-11-2 20:08

dzkcool 发表于 2015-11-2 13:18

原理图打包时勾选下图中的选项。

这个好像点不了，是灰色的，我一开始也以为是这个问题，后来发现不是这里的问题详情回复发表于 2015-11-2 16:35

小帅哥在江苏 发表于 2015-11-1 16:28

就是在这一步遇到的问题，一直在纠结这个问题，望各位前辈有遇到货晓得问题出在哪，小弟感激不尽，谢谢

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