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标题: ESD问题 [打印本页]
作者: 豆豆娃    时间: 2015-9-29 16:02
标题: ESD问题
我现在有一个四层和六层的板，顶层和底层都是按照模块分开铺地，然后通过内层的GND连起来，这样会不会促成回路面积太大，有干扰
6 x) W* p5 m# I" x顶层和底层连在一起不按模块分是不是会好点6 Q3 B' k. c$ J" P" K  n
作者: kinglangji    时间: 2015-9-29 16:10
感觉你不会做呢吧...
作者: steven    时间: 2015-9-29 16:18
kinglangji 发表于 2015-9-29 16:10
1 O" x5 f/ H5 H( I4 T感觉你不会做呢吧...
) L% m3 K- }" M) U* K5 A/ o( m
有必要笑别人吗？; r1 _0 g& B/ Z0 p6 ^
作者: steven    时间: 2015-9-29 16:19
一般数模板通常都是按照模块分开铺地的，你的做法没问题。( t, ^, D) R/ j+ r4 g
作者: 豆豆娃    时间: 2015-9-29 16:25
我们现在ESD出了问题，给出的整改方案说这方面可能引起回流路径加大有干扰，所以咨询一下各位高手
作者: kinglangji    时间: 2015-9-29 18:15
steven 发表于 2015-9-29 16:182 ~% n+ B8 M5 G; I: X
有必要笑别人吗？

, n' F# p$ F/ x: Q不是笑别人,这里没有嘲笑的意思..' l! z% d' _4 }
而是看他的问题确实不知道怎么回答..  {0 E: f3 ~, {( |$ ~. T/ `) d
不知道你仔细看没,他是表层分地内层联通,而联通的方式又没给出,不知道是不是单点,我感觉不是的可能性很大...
* x3 K! c7 v, _. e6 h. s) A如果光表层分开那对你说的所谓数模就没啥意义了吧.
* N9 y9 W. q4 p% D2 t4 O如果说对esd的屏蔽,那这事也不太说的清,又说干扰云云...' ?* ^4 H3 Y+ v; U, i1 {% B0 S
一句话,还是先从走路学起,不要着急着跑... E. g- ?3 [* t! I/ ^% w

; d+ n5 Y4 b7 f$ U3 L$ l
作者: kinglangji    时间: 2015-9-29 18:23
豆豆娃 发表于 2015-9-29 16:25
9 q$ y+ z, L# H( B# X) N8 L; U4 S我们现在ESD出了问题，给出的整改方案说这方面可能引起回流路径加大有干扰，所以咨询一下各位高手

7 o1 U$ A/ l, L7 T0 z0 W# Q. y地层是正个平面还是按模块分割开的?9 c0 n9 p1 E1 P& r) q3 }
ESD是对PCB试验还是对整个系统试验?5 z/ @* p! n, U, h
系统内有屏蔽和接地没有?PCB上的泄放是如何处理的?6 h0 X5 ?4 U& T& ~  t4 S

& x( q) D$ w$ g1 p3 ~$ Z) I& FPS,个人理解啊,如果只对PCB进行优化,抗ESD性能很难取得大的进步..这玩意是整个系统的事..2 E, G& ~) f0 s8 Q
作者: wolf343105    时间: 2015-9-30 08:50
顶层和底层连在一起.但模拟的单独画出来.
作者: dzkcool    时间: 2015-9-30 09:00
如果是ESD问题要注意低阻抗路径，尽快把静电泄放到地平面，尤其是靠近接口位置的地，要可靠的紧密相连。
作者: carol8688    时间: 2015-9-30 09:28
dzkcool 发表于 2015-9-30 09:00/ z: N+ v. l. v* l4 F$ ]: R
如果是ESD问题要注意低阻抗路径，尽快把静电泄放到地平面，尤其是靠近接口位置的地，要可靠的紧密相连。
6 T/ T# v0 L: ?# B9 w9 E6 n
學習' L  j2 l! |: U9 X' Q3 ~8 T
作者: martin221    时间: 2015-10-9 08:44
学习了，最近也是碰到类似问题。
作者: newcomsky    时间: 2015-10-15 09:51
我的项目也按照你的思路做过。其实你这种做法也是有依据的。首先，表层是否大面积铺地，对于高速版和低速版，本身就是一个值得争论的问题，没有一个固定答案，哪种好；其次，在晶振电路设计时候，会要求表层单独分出一块地，然后过孔接内层地，改善受干扰影响；等等这些都可以说明，表层模块地，再过孔去内层地，有里可循；但要注意，回流路径不能过大，也就是关键信号边打过孔



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