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标题:
RK2918 DDR Layout注意事项
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作者:
grxt19
时间:
2015-9-24 10:31
标题:
RK2918 DDR Layout注意事项
本帖最后由 jimmy 于 2015-9-24 11:23 编辑
+ O j s" ]& d# B$ t* i' v* F
; D5 i, p. L3 D( J2 I! R
DDR3 LAYOUT重点事项
7 {. _3 b5 G/ |' t9 v; C
% q; A& O/ `( N* `* f2 |( D
1．走线宽度和间距
# m- y! Z5 s3 V
1)走线宽度：所有的走线线宽为 4mils，除了RK29XX第三第四排的球位走
& t) v% t, @5 p: G8 Z
一小段3.5mils的线宽外。
3 F ~, [8 l' f: u8 N# P
2)同一信号组内两相邻导线之间的间距为12.8mils，即焊盘中心距离的
% I8 G5 D; N+ e5 U* |
一半，导线走
2 _- r5 l( _7 {
线从IC 出来之后有条件情况下可适当展开，尽量遵守3W (两线中间距
# n$ l& r9 g O7 h6 ^( e( v& h
是线宽的3倍)原则。
; o/ s6 o6 C' B' S2 l& w0 @7 b
" ]( b( d) u. z
3)不同信号组之间两相邻导线之间的间距至少3 倍线宽，原则上要求4倍
1 y& C) } G4 V. K
线宽,越大越好。
) q' X) C n0 P r; _+ V
4)差分线走线 4mils，线间距4mils。
7 T+ l0 h, C" X3 O5 b8 g" F2 Z# d8 I
2．信号分组以及走线线长要求
# e% L1 l# q" v8 A) P8 z
1）
. C9 Y6 d7 ]/ G* v
32条数据线（DATA0--DATA31）、4条 DATA MASKS（DQM0-DQM3），
6 x/ l* e* r/ |, Y& X
4对 DATA STROBES差分线（DQS0P/ DQS0M—DQS3P/
! x) B k, K% E9 Q
DQS3M），这 36条线和 4对差分线分为四组：
, o2 o3 q- C: K& h5 [
GROUP A：（DATA0—DATA7，DQM0，DQS0P/ DQS0M）
: ^0 a# [& @0 C4 f
GROUP B：（DATA8—DATA15，DQM1，DQS1P/ DQS1M）
0 h3 h# M$ t4 @' b/ o
GROUP C：（DATA16—DATA23，DQM2，DQS2P/ DQS2M）
: Y1 u4 d7 }' s2 g0 c
GROUP D：（DATA24—DATA31，DQM3，DQS3P/ DQS3M）
4 m1 `2 {2 n7 k% h! o+ p
DQSnP/DQSnM都可以启用ODT，而且都是点对点连接，其信号完整
5 E/ n3 [5 \0 F- J; T
性比较有保障，可以稍微放宽布线要求，DQSnP/DQSnM之间的线长误差
* N1 ?6 ^- y9 Q
6 A. m; Y1 t4 y: ]# N# h) u
控制在 50mils以内；每个 GROUP内的数据线和 DQMn组内线长误差控
0 s% o. P5 s. o/ R4 z: b" q
制在 50mils以内。
: F( G9 Z7 h# |' a
2）
* t4 j: Q0 p3 d% u
再将剩下的信号线分为三类：
) z/ r3 x; v/ e7 I1 X9 Q8 i
GROUP E：Address ADDR0—ADDR15 这 16条地址线。
- J& [! x3 s( _/ j
GROUP F：Clock CLK-,CLK+这两条差分的 CLK线。
. Q1 M& C# |3 T
GROUP G：Controls 包括 WE、CAS、RAS、CS0、CS1、CKE0、
6 ]1 k- H. E0 F& s" L
CKE1、ODT0、ODT1、BA0、BA1、BA2等控制信号。
. `" K4 H+ }; C e9 w
Address/Command、 Control与 CLK归为一组，因为
/ T3 `6 [2 [7 l0 v! v" _6 X0 T
Address/Command、Control是以 CLK的下降沿由 DDR控制器
C2 p3 z0 W; z, c6 p8 G
输出，DDR颗粒由 CLK的上升沿锁存 Address/Command、
7 @& t, r4 l8 u0 A, y4 B! w. v
Control总线上的状态，所以需要严格控制 CLK与
% R: ~) C+ F# n* Y9 I; C
Address/Command、Control之间的时序关系，确保 DDR颗粒能
7 s I1 l2 B! K0 E- H0 N- J6 ]
够获得足够的、最佳的建立/保持时间。
+ L+ {* Z( S0 ~% x2 F7 {
如果使用 2片 16bits的 DDR2/3
$ ~5 h2 c! l% e4 L7 I
2片 16Bits的 DDR2/3的Address/Command、Control、CLK采用
) `/ r' x) Y4 o: L
单纯的“T”型拓扑结构，其目的是为了省去 VTT而兼顾信号完整
5 B" _' H* N' B/ o9 D: ~, _" W5 {- j
性，PCB布线时应注意以下几点：
2 }6 R5 @+ W& a$ U; ^3 n; k0 f g
A）
& o% A$ z% b9 j$ m0 l$ O9 f3 c
Address/Command、Control、CLK做“T”型拓扑应注意，
* F4 G2 `$ ?" g2 o; K* a
保证主控芯片至各个 DDR颗粒的点对点长度误差小于 100mils；
$ M' B E1 D# c. s( L/ W
分支节点至各个 DDR颗粒的布线长度应尽可能短，同时应最大限
1 @/ @9 Z6 @( G& K$ K
度保证分支节点到两个 DDR颗粒的布线长度相等，必要时可采用
B Q t1 q C2 t$ S' z- i
蛇形线。对称的“T”型拓扑可以最大限度改善信号质量。为满
& `1 ?1 a; d& m$ J5 A" }
足主控芯片至各个 DDR颗粒等长要求做的蛇形线应优先考虑在主
0 Y, @2 a: V* [! T" ^
控至分支节点之间做补偿处理。如下图。
7 C" Q: m& b& \
B）
# N1 P. _ a6 r, L0 a0 b$ y/ O
据实测分析，CLK需要做 200ps左右的附加延时才能与
: J7 z9 o# L$ w0 P s" p
Address/Command、Control时序对齐。所以，要求 PCBLayout时
8 P: b6 R. T( ~1 h
CLK差分对应比Address/Command、 Control长
9 o+ Y" M# {' ^' o2 R7 w! i
1000mils~1200mils。
/ W" e/ L* U# }* l
; [, x$ t. J4 s" p3 h3 K- C( a N
C）
! x5 \$ k+ w2 M' l
在 CLK与 CLKN差分线分支点处必需预留端接电阻位，为可
# S, y7 W1 n# \" O
能出现的兼容性问题提供调试空间。
2 k7 M+ N, U" H* ~3 ?7 P
如果使用 4片 8bits（单面贴片）的 DDR2/3要求如下：
6 D& p& u* W2 [' N( [# ]4 |
A）若 PCB布线空间允许，Address/Command、Control、CLK
! r- y) ? f; `
应优先采用单纯的“T”型拓扑结构，并尽可能缩短分支线长度；
5 E# G2 \2 l" Q3 n1 r$ N
PCB布线空间有限的，可以采用“T”型拓扑和菊莲拓扑混合的结
* O4 n1 _/ i& J/ T( b
构：
$ E$ Q( g2 F8 k- z* u1 L! |; [
主控
) D; x. ~; V5 z6 U
) O) ~( `" B3 ~
|
0 H$ l/ g% \9 r1 t- s3 q0 l& r
DDR2/3(1)------DDR2/3(2)------(A)------DDR2/3(3)------DDR2/3(4)
- K* n2 i- j2 I1 U6 u" E
菊莲拓扑部分的 Layout尽可能满足DDR2/3(1)至DDR2/3（2）之间的长度
6 F) x+ d* e1 }. {
和DDR2/3(2)至分支节点 A之间的长度相等，DDR2/3(3)、DDR2/3(4)的要求与
! y: [: F5 V6 |1 n8 h% Y9 E% P, v
此相同，这可以改善DDR2/3(2)、DDR2/3(3)的信号质量。
! ^+ }: I& |! H7 b+ d7 n
菊莲分支尽可能的短，这可以最大限度改善DDR2/3(2)、DDR2/3(3)的信号
9 R# ?1 c8 s# U3 F3 `/ ]
质量。
+ K$ l) `- D- X' U6 L
见下图。
3 o* q% _) U- x5 ?1 ^+ o3 U
! c+ x& B- K. p% m
! j. m4 T# R' V* |
B）混合拓扑结构中“T”型拓扑的要求与两片 DDR2/3相同。
1 t3 R% [8 R$ p# g4 ]
3．其它走线注意点
8 |8 k+ l1 S% _8 K3 ~( g
1)DQS 走线位置应在组内的DQ 中间。
; v8 m: E* O3 p8 w& c8 E1 `
2)DQS 与时钟不要相邻。
6 Y! z# x ^0 t) @$ ]7 {
3)蛇形线的线与线中心间距保证至少3倍线宽，蛇形线振幅应控制在
) H3 j& E6 D, t2 d4 F7 { p! l' P
180mils以内，否则会破坏信号质量，使传输延时低于预期。
. R, \5 f2 _! g
4)DDR2/3的信号线必须有完整的参考面，以保证信号电路的回流路径阻
% x7 j4 |6 V0 ^; U+ ^3 U ]2 v; F
抗最小。
. m3 @; w* s3 ]! B2 x3 W9 [
5)禁止DDR2/3所有信号线跨越不同的电源平面。
[# v+ ?7 V6 l; H# p
6)RK29XX和DDR颗粒的每个VCCDR管脚尽量在芯片背面放置一个退藕电容,
1 d, c6 w% b; U2 q j
而且过孔应该紧挨着管脚放置,以避免增加导线的电感。
3 q. E4 o: p1 {5 O* m2 S- y6 d% ^
4．VREF 的处理
( v7 l& l/ g8 \
主控与DDR3颗粒的VREF 分开，各从VDDQ 分压取得，VREF 尽量靠近芯
4 @- C8 u( z0 d, y& ~0 z
片，VREF 走线尽量短，且与任何数据线分开，保证其不受干扰（特别注意
. K$ e! l! a" H* D, w
相邻上下层的串扰），且相对VDDQ有良好的跟随性，保证VREF的值在噪
8 Y( x. ?. |3 Z, L- y
声，温度变化时，会随着VDDQ变化；VREF只需要提供非常小的电流（输入
% u6 U+ e4 d0 k1 N) B: a
泄露电流大概3mA），每一个VREF脚都要靠近管脚加102旁路电容，线宽度建
{% ~+ ` u& z2 x$ }: j& D+ _
议不小于10mils。
j- O& z/ J- I# j
5． PCB 叠层和阻抗要求
5 W) Y. g z* T3 [/ o, i/ T: o
1)PCB叠层
3 X; F/ t& [! o7 O* Z. ^2 T
RK29XX：采用6层结构。推荐6层板的板层设置为TOP-GND-POWER-S1
1 \4 P' j! n$ b: w
6 O9 p$ W/ z$ [3 p! m0 n
GND-BOTTOM。
- @( a/ p) n1 b4 b6 w/ o% g
板层分布如下：
$ O9 ^: K7 t5 P R# v1 [
名称 属性 类型/规格厚度（mil）
' W7 J. c5 _ d) ?0 \& c
介电常
6 u% @+ b8 f0 A
数
! C, m" t3 o7 |' r. d, K
备注
+ d* t4 `, p# T1 y
Top Signal1 Cu 0.7 --
9 k+ Y/ H. X5 `& _
FR 4 5 4.3 -
~2 g7 d: S. K
L2 Gnd1 Cu 1.35 --
* q0 G2 N/ P- r6 V" u7 L0 R
FR 4 7 4.3 -
2 d+ D8 g( o2 |# ?% w, Y5 I
L3 Power Cu 1.35 --
6 m/ Z/ T0 k( J2 r7 d& y" o* Q
FR 4 -4.3 根据板厚调整
$ a) H* b# [0 y7 i' B( G- C8 G0 ^
L4 Signal2 Cu 1.35 --
" j! R2 n! l4 y, P+ B7 a* ]
FR 4 7 4.3 -
3 b5 p! J7 M8 u3 J( {3 G! o
L5 Gnd2 Cu 1.35 --
2 K2 u. z) L; n2 s
FR 4 5 4.3 -
" G! s) A/ `& r0 d' I9 J
Bottom Signal3 Cu 0.7 --
& `! U2 t4 Z$ y
2)阻抗要求
" s7 t) Q) F+ U; f1 Y
A)单线特征线宽4mils，阻抗控制50～75ohm，但内外层布线的阻抗突
" A$ B. F( h! X- t9 Z7 f) w
变应小于10ohm。
! @4 g. Y, d4 i3 o" A# H
B)差分对阻抗控制 100～130ohm，但内外层布线的阻抗突变应小于
' U& L+ n" g* o. E- Y D
20ohm。
6 C9 |% s2 f1 ]; S* @
C)电路板的填充材料的介电常数一般变化范围是4.0~4.5，它的数值随
) O( r6 t e) L- {( Y! O- A0 g4 }+ A
着频率，温度等因素变化。FR-4 就是一种典型的介电材料，在
7 ]& ~' d6 C( d9 J* }( C0 V0 p
100MHz 时的平均介电常数为 4.2；推荐使用FR-4 作为PCB 的填充
' s5 {" I! g7 U) W+ Y
材料。
; Y( _2 @/ `; j* r5 U, S
D)6层板：DDR信号线走尽量走在TOP，S1层，BOTTOM；TOP层参考L2（GND），S1层参考L3层（POWER）和L5层（GND），BOTTOM层参考L5
% ]& r$ ^+ {0 T# P
层（GND）；L3层POWER建议使用铺铜方式，区域包含全部DDR3数据
, `4 t' O! N9 e: P/ ^( r b
线，如下图，点亮的shape是VCCDR电源。
6 s) \: [8 o" }, i
: I& u( d, o" e7 b/ n( b
E)其它信号线不要穿过 DDR区域。
8 Q% |, B7 Y6 P# Z; t* [6 T
F)在走完信号线后，DDR区域剩余的空间必须用 GND或 POWER填满,
# K) F6 [' x# a y3 s9 l' @: O
建议 DDR的电源和整板的 GND层设置成 Split/Mixed，而且铺铜的
4 ]- L) ]4 o9 J# y, a
线宽尽量小，可以使用铺铜效果更好；在 BGA封装下方如果无法灌
( x0 @5 i& K* `6 R, Q' L
铜的地方请手工补线。
5 B5 B" e `' y5 K
DDR颗粒下面的过孔间在L2层（GND层）和L5层（GND层）需要手动补
/ K) ^% P9 k! E) B1 q
地线，L3层（POWER层）需要手动补VCCDR电源线，如下图。
4 @2 m& q2 Q' Z6 G- a% Y0 ?1 [
6 O& J6 I5 d" U4 m p
# l/ [2 E# E- b& e! [) n0 a4 V
在RK2918芯片的L2层（GND层）和L5层（GND层）需要手动补地线，如下
8 [/ e q# C6 l0 m) T
图。
$ N) W4 K) ?$ w
- l7 h! V' ]( m
在RK2918芯片下面的L3层（POWER层）需要手动补VCCDR电源线，如下图。
% D- x0 m Q9 b4 H/ V( \9 [
* U3 ]1 O3 C8 Q" {, }! k. h: K
作者:
jimmy
时间:
2015-9-24 11:47
介绍得很详细。如果还有配图就更好了。
作者:
DIY民工
时间:
2015-9-25 08:46
吸收了，谢谢分享
作者:
joy_show_wb
时间:
2015-9-26 10:08
谢谢分享
作者:
hjz204
时间:
2015-10-4 21:23
谢谢分享！！
作者:
lucly
时间:
2015-10-5 08:38
学习了
作者:
carol8688
时间:
2015-10-5 09:27
介绍得很详细学习了
作者:
xzwapple
时间:
2015-10-10 10:08
学习了，感谢分享！
作者:
ryo1023
时间:
2015-10-15 17:29
不错，总结的好！！！！
作者:
白色记录
时间:
2015-10-26 18:43
都可能是用不到，学习一下
作者:
CXY663
时间:
2015-10-29 14:25
这些都是经验啊，学习了
作者:
johnson7911
时间:
2016-1-5 13:43
学习了
/ l4 D. b. E, z( B7 H/ X
谢谢老师
作者:
1640520035
时间:
2018-4-2 18:49
HENHAO
) Y8 Q1 V* p- M# F: |
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