EDA365电子工程师网

标题: 自己叠了个22层板 板厂说不合理 请高手指正 [打印本页]
作者: 65770096    时间: 2015-9-10 17:34
标题: 自己叠了个22层板 板厂说不合理 请高手指正
如图
! G1 }0 U$ W4 e; @+ `

12345.png (22.24 KB, 下载次数: 2)

12345.png
作者: dzyhym@126.com    时间: 2015-9-10 17:43
不合理能具体点吗？过于笼统不好分析
1 V- s. w" H) A  T# _8 U. p
作者: 65770096    时间: 2015-9-10 17:47
就说不合理，我也搞不清楚。22层 2.2mm厚的板子  叠层顺序就是上面的那样，你能看出来哪不好吗？
作者: 65770096    时间: 2015-9-10 18:08
本帖最后由 65770096 于 2015-9-10 18:10 编辑
0 M1 g$ ~% l. w# y, g+ z' D/ T
ibe3250 发表于 2015-9-10 18:043 F  r4 m" L8 Y7 r" v8 Q
叠层没问题,是不是加工厂没有22层的叠加或阻抗的控制能力.LZ曝料下
2 G; O; I) e# _# z( h
是不是我的top和g02 g02和g03之间都用的pp的问题？应该是top和g02之间pp然后依次是core-pp-core这样下去  到最后g21和bottom之间用pp？! ?! \% o/ z' q% A- Q
一般的常规板子的压合是不是应该只有top bottom用pp  中间的都是core-pp-core这样的？例如上面的22层的 对称的板子  中间两层电源
, M% \/ I1 E# |8 A
- P. g+ Z. D% K# m/ S. H, e
作者: True    时间: 2015-9-10 22:10
走线太细，间距太开，差分线都快赶上单端了
作者: 菩提老树    时间: 2015-9-11 00:03
确实有一些不符合常规。如果不是HDI板的话，一般G02到S03使用的是core，这样比较方便些。至于其他的应该问题都不大。另外有可能是楼上讲的，你问的板厂做不了这个板子
作者: 65770096    时间: 2015-9-11 09:33
True 发表于 2015-9-10 22:10& L6 o. n" N4 ?6 L% H
走线太细，间距太开，差分线都快赶上单端了

2 n8 ^8 ^* w& ^% g! x& E那判定差分还是单端是不是应该有个标准，比如间距大于多少，或线宽的范围？: u+ Y4 h" }( U$ E8 g$ }. S
作者: 65770096    时间: 2015-9-11 09:34
菩提老树 发表于 2015-9-11 00:03# d3 s* |4 c* `* |1 b+ J
确实有一些不符合常规。如果不是HDI板的话，一般G02到S03使用的是core，这样比较方便些。至于其他的应该问 ...
! _) }* d" l5 g% K/ V2 y9 z; ~8 v
常规的做法是不是top bot用的是pp  其他都是core 然后用pp连在一起？5 C' G# n( |6 |4 N( X# \0 s
作者: True    时间: 2015-9-11 11:23
65770096 发表于 2015-9-11 09:33
4 B- h3 K. d4 w( I那判定差分还是单端是不是应该有个标准，比如间距大于多少，或线宽的范围？

8 H/ ?4 u' U  X5 R  ~间距大，差分线的耦合很弱了，线宽这么细，阻抗会差得很。 线宽这么细，损耗也非常大。标准倒没有看到， 还有  PP在上下层，还要买铜泊。
作者: 菩提老树    时间: 2015-9-11 12:48
65770096 发表于 2015-9-11 09:34" m! E% V( O! o
常规的做法是不是top bot用的是pp  其他都是core 然后用pp连在一起？

- s1 H; [, I( }没错，确实如你所说，但是你现在的却不是那样的
作者: 65770096    时间: 2015-9-11 13:00
菩提老树 发表于 2015-9-11 12:485 S9 W5 u6 S' O/ ?. h! y/ P! U- X
没错，确实如你所说，但是你现在的却不是那样的
$ D$ X( g# |1 c: C
非常感谢！( A& K5 O7 ]- H5 T" y
作者: cloudy19880824    时间: 2015-9-11 15:01
确实感觉这个线宽和线距，在当前的叠层下无法达到100欧的阻抗，大概也就80欧左右吧
作者: 65770096    时间: 2015-9-11 15:59
cloudy19880824 发表于 2015-9-11 15:01
% _1 k) e4 l" |& H5 d% n4 |确实感觉这个线宽和线距，在当前的叠层下无法达到100欧的阻抗，大概也就80欧左右吧
, i& n0 K5 H/ N: K5 g
你们都是polar算的吗？
/ P  U! W- \0 S% m7 ]
作者: cloudy19880824    时间: 2015-9-11 16:12
65770096 发表于 2015-9-11 15:59
- R+ g1 d, o+ H7 p% ^你们都是polar算的吗？
9 `! L) v0 ]  u) F: s0 ?4 b
恩，是的，即便用3.8的介电常数这个阻抗还是到不了90欧。0 r7 g: m. D- o; J
当然了，如果只有G02作为参考曾，G04不作为参考的话倒是有可能达到100欧左右
7 O: M  |. o" A$ L# }
, f  \# R  \2 m7 J& s$ f. I9 P
作者: 65770096    时间: 2015-9-11 17:18
本帖最后由 65770096 于 2015-9-11 17:24 编辑 " }( u: |8 K4 P& o
cloudy19880824 发表于 2015-9-11 16:12$ h# d6 y& y/ f& z4 b! u
恩，是的，即便用3.8的介电常数这个阻抗还是到不了90欧。
( ~6 i  C5 P* o  k5 Q当然了，如果只有G02作为参考曾，G04不作为参 ...

: z) c4 G9 n7 Y* I6 b3 a4 A只参考g02不参考g04有100欧姆这个是理论值吗？只是计算的时候选择不同的模型？$ d9 J- f& @+ R# e( H  n
例如下图这种？能不能把你计算的模型和数值截图看看，只参考g02的和两面都参考的这两种的。
; I: L: @( C* e) N板子上实际的情况哪条线的阻抗是多少不应该是一个固定的值吗？信号线不是和他的上下面都会有关系的吗？
+ g5 w1 Z7 m& }& D: ~! ~2 i" I, C% i% T

  o) G/ b( j8 y9 f6 a5 t

2.png (2.23 KB, 下载次数: 0)

2.png
作者: dzyhym@126.com    时间: 2015-9-14 08:52
板22层 板厚2.2mm 比较难控制阻抗 建议适当减小点层 或者增加板厚 层多成本很高
作者: cloudy19880824    时间: 2015-9-14 10:00
本帖最后由 cloudy19880824 于 2015-9-14 10:01 编辑 # `4 _8 f/ P' Y
65770096 发表于 2015-9-11 17:18% ]( s( |# o; Z, g4 e2 L9 C6 {
只参考g02不参考g04有100欧姆这个是理论值吗？只是计算的时候选择不同的模型？) U" G4 A3 N2 t6 u8 c8 I- n
例如下图这种？能不能把 ...
6 a. L- T& Y( u
仅供参考，如有不合理的地方也请指正5 M) P! Z; C. o, |- V: |

Capture3.JPG (44.84 KB, 下载次数: 0)

参考层G02

参考层G02

Capture2.JPG (44.54 KB, 下载次数: 0)

参考层G04

参考层G04

Capture.JPG (45.92 KB, 下载次数: 0)

参考层G02，G04

参考层G02，G04
作者: 65770096    时间: 2015-9-14 10:44
cloudy19880824 发表于 2015-9-14 10:00
* [: }+ z. ^2 E+ \2 c2 H) s仅供参考，如有不合理的地方也请指正

" Y9 _/ I9 z- O/ K第一张图第二张图的区别在哪  不是都参考的下面的平面吗？而且上面都没东西啊，我之前问过有人说是走线梯面宽的那一边是core' `7 i" [, [% W) }1 ^
作者: cloudy19880824    时间: 2015-9-14 12:39
65770096 发表于 2015-9-14 10:44# L" V: R  \* Z: F7 q
第一张图第二张图的区别在哪  不是都参考的下面的平面吗？而且上面都没东西啊，我之前问过有人说是走线梯 ...
; Z5 Z* B1 c) B, @/ T' v
对的，两个图的区别就是一个是参考G02，一个参考G04，因为铜箔是附着在core上的，腐蚀的时候从上向下，所以肯定是宽的一面是core，由于SI9000都把参考层放在了下面，只是通过梯形的方向来区分就好
9 F% Y) u2 E& h9 T* D3 [- ]
作者: xdoublev    时间: 2015-9-14 12:49
是不是线宽和间距不合理
( B! B7 h/ ]( z+ b- U) r7 l
作者: tudou.yang    时间: 2015-9-14 13:13
好像没见过第二层和第三层用pp的，这个可能有点问题把，还有阻抗可能达不到吧。还有差分线的耦合效果应该不是很好了，一般的话线距最好小于2倍线宽。
作者: 65770096    时间: 2015-9-14 15:20
tudou.yang 发表于 2015-9-14 13:131 E! I! w4 H' `4 S
好像没见过第二层和第三层用pp的，这个可能有点问题把，还有阻抗可能达不到吧。还有差分线的耦合效果应该不 ...
$ d' _$ p6 a; ^6 x) c! z
谢谢   我再研究研究
  c' `! N% p8 C3 h; F" b; Y* }& B
作者: leese2002    时间: 2015-9-15 16:48
这个层叠最明显的问题是P11，P12两个电源层放置一块
作者: leese2002    时间: 2015-9-15 16:52
目测楼主这个板子只要18-20层就可以，这个22叠层是乱排的
作者: 张湘岳    时间: 2015-9-15 22:48
leese2002 发表于 2015-9-15 16:485 s8 a6 e3 T6 ^. ?; A- ?
这个层叠最明显的问题是P11，P12两个电源层放置一块
& E1 S( v- \: N4 L. m0 X: |, u
这个没问题) ~* D$ C4 `0 [) m0 \& ]; V
作者: yongdaniel    时间: 2015-10-16 01:33
是错了，GO2和SO3之间是CORE，不是PP。这样所有都标错了。



欢迎光临 EDA365电子工程师网 (https://bbs.elecnest.cn/) Powered by Discuz! X3.2