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标题: 容性负载导致的反射实验分析 [打印本页]

作者: 若华110 时间: 2015-8-27 20:39
标题: 容性负载导致的反射实验分析

容性负载导致的反射实验1

1.什么是容性负载？谈论容性负载的意义是什么？容性负载出现在传输线中和传输线末端负载处由什么区别？

2.关于容性负载许多人的认识是否还停留在TDR测试上会出现下降的“凹陷波形”？你明白为什么磁场TDR会下降么？会下降多大的幅度的？“凹陷波形”会持续多长时间？

3.容性负载是阻抗时变元件，容性负载如何引起发射？以及如何避免反射影响？

本实验探讨终端容性负载引起的反射，力求解答上述问题。

EX1：

3.3V上升沿为300ps的信号，已源端匹配好。传输线阻抗50欧姆，时延500ps。容性负载2pf.如图1所示。测试结果如图2所示。

关于容性负载引起的反射理论分析:

Note:上升沿传到电容端（B点）理论上的时间应该为传输线的时延即500ps。但是实际测量值约为570ps。不过从图中可以发现上升沿上升之前有约70ps的低电平时间（绿色）。

为什么说电容是阻抗时变终端呢？

电容是一种阻抗时变负载。根据电容阻抗公式file:///C:\Users\ADMINI~1\AppData\Local\Temp\ksohtml\wps172B.tmp.png。有人会问，源端发射的信号频率file:///C:\Users\ADMINI~1\AppData\Local\Temp\ksohtml\wps173B.tmp.png不变，电容也不变，为什么说电容是阻抗时变终端呢？其实，我们再仿真时候发射的信号的边沿，即上升沿或者下降沿。请你在你的本子上认真画几遍上升沿，你就会豁然开朗。对于一个上升沿非常小的信号来说，此信号则包含非常多的高频分量。即w非常大。如何理解：1.大家或许都得知道上升沿和信号带宽的关系吧。 2. 边缘陡峭的信号是不是如图方波或者近似方波。想想方波不是有非常大的高次谐波叠加的么，边缘越陡峭则越接近方波。故此你可理解频率w非常大了吧。故在上升沿开始电容阻抗非常小，相当于开路。而后电平稳定，file:///C:\Users\ADMINI~1\AppData\Local\Temp\ksohtml\wps173C.tmp.png变小，w趋于为0，阻抗相当于无穷大，电容相当于开路。

已知file:///C:\Users\ADMINI~1\AppData\Local\Temp\ksohtml\wps174D.tmp.png，电容电压v(t)=file:///C:\Users\ADMINI~1\AppData\Local\Temp\ksohtml\wps174E.tmp.png*(1-exp(-t/file:///C:\Users\ADMINI~1\AppData\Local\Temp\ksohtml\wps174F.tmp.png))，可得电容的阻抗。当然从时域的角度不一定好分析。但是一样可以得到上述结论。

下面我们详细分析上述仿真结果。

当t<TL1,TL1位传输线时延，上升沿尚未到底B点。故如图中所示570ps(理论为500ps)以前B点电压为0.

A的波形可以看做是一列火车如何完全通过一个点。上升沿通过A点需要300ps时间。故在上升沿通过之后A点电压为0.5*3.3V=1.65V。A点电压能保持1.65V多久则要看反射信号如何影响。

‚ 当t=TL1,上升沿恰好到底B点，故此刻开始B点电压开始逐渐升高，也就是说电容开始充电。B点的电压将会以何种曲线上升呢？相信这个问题并不难。此处可以看做是RC充电电路，时间常数file:///C:\Users\ADMINI~1\AppData\Local\Temp\ksohtml\wps1760.tmp.png。B点电压为1.65*(1-exp(-t/file:///C:\Users\ADMINI~1\AppData\Local\Temp\ksohtml\wps1770.tmp.png))。由此可见传输线特征阻抗Z和电容C影响电压上升曲线。不过，实际上由于电容本身的寄生影响和负载端芯片引脚的参数影响将导致file:///C:\Users\ADMINI~1\AppData\Local\Temp\ksohtml\wps1771.tmp.png不等于ZC，即充电曲线发生一定的变化。

再来研究A点。此刻电容相当于短路。故反射系数为-1，引起完全负反射。该负反射信号反向传回A点，约500ps。此时间差从图中清晰可见。但是我们会发现，既然是完全负反射则会导致A点电压为0，但是图中却只是下降了一点。搭建仿真模型的时候为了对比说明ex1只是举例电容C的值为2pf,即file:///C:\Users\ADMINI~1\AppData\Local\Temp\ksohtml\wps1772.tmp.png。后续会继续举例研究不同的file:///C:\Users\ADMINI~1\AppData\Local\Temp\ksohtml\wps1783.tmp.png值时候波形的变化。不过我们可以分析为：file:///C:\Users\ADMINI~1\AppData\Local\Temp\ksohtml\wps1784.tmp.png值很小，即电容保持短路的时间很短，故产生一个瞬间的-1.65V的脉冲，但是湮没在上升沿信号中。（关于这一点于争和Stephen H.Hall（《高级信号完整性的作者》）意见不同。虽然于争和Eric bogatin都只是说明此处会出现电压下降，但是均为说明出现完全负反射。）关于这一点我们将通过后面的例子继续探讨。

我们从图中可见“凹陷波形”。但是“凹陷波形”会下降多大的幅度的？“凹陷波形”会持续多长时间？前面我们已经探讨了幅度问题。那“凹陷波形”会持续多长时间呢？电容经过时间file:///C:\Users\ADMINI~1\AppData\Local\Temp\ksohtml\wps1794.tmp.png之后充电电压只达到满电值的1/e，即37%。若要10%--90%的上升时间则需要2.2file:///C:\Users\ADMINI~1\AppData\Local\Temp\ksohtml\wps1795.tmp.png。如图可见持续约220ps的“凹陷波形”。

ƒ当TL1<t<2TL1时候，电容不断充电，B点电压持续上升。当然这里电容充满的时间是有file:///C:\Users\ADMINI~1\AppData\Local\Temp\ksohtml\wps17A6.tmp.png决定的。有可能file:///C:\Users\ADMINI~1\AppData\Local\Temp\ksohtml\wps17A7.tmp.png很大（即电容很大），则2TL时间的时候电容还没有充满。故电容在TL1时间之后开始充电，什么时候结束要看file:///C:\Users\ADMINI~1\AppData\Local\Temp\ksohtml\wps17B8.tmp.png值大小。

2TL1之前由于电容开路引起的反射信号还没有传输到A点，故A点电压不变。而在2*TL1时候反射信号刚好到达，产生凹陷波形。

④ t>2TL1后，B点电压看电容充电情况而定。

A点电压受B点电容充电情况影响。VB信号反射会A点，故VA曲线和VB相同。电容C的阻抗等于Z时候阻抗匹配，反射消失，VA保持之前的电压不变。但是这只是昙花一现。电容继续充电至相当于开路状态，此时VA和VB的电压都为驱动源电压3.3V。

如上对容性终端负载引起反射的情况进行了非常详细的分析。下面将继续通过实验对比分析和验证。

Ex2:

仿真模型如图1所示一样，只是改变了源端模型的引脚的寄生电感值，有ex1的2nH改到0.1nH。对比仿真结果如图3。

显而易见哪些曲线为修改寄生电感后的曲线。明显可见信号上升沿触发时间提前且开路时无电压变化。关于源端信号寄生参数的影响将在后续专门探讨。

修改后的VB上升沿时间为428ps,修改前的上升沿时间为428ps。（此处上升沿是10%-90%）。此数据暂存。

下面我们通过示例来探讨容性负载对上升沿如何影响的。

Ex3:

如下是ex1 ex2仿真时所采用的电容模型，如图4所示。电容值为2pf。

仅修改电容容值大小位6pf，如下图5所示。仿真结果对比图如图6所示。

对比结果：

1.上升沿来临时间不变，进一步说明这与芯片本身引脚寄生参数有关。

2.VA产生更大的“凹陷波形”，幅度增加，时间延长。

修改后“凹陷波形”幅度为448mV；修改前“凹陷波形”幅度为132mV。

修改后“凹陷波形”幅度为415ps；修改后“凹陷波形”幅度为180ps。

3.修改后VB处信号上升沿为847ps；修改前VB处信号上升沿为428ps。

Ex3:

仅修改电容容值大小位10pf，对比仿真结果如下图7所示。

1.VA产生更大的“凹陷波形”，幅度增加，时间延长。

修改后“凹陷波形”幅度为730mV；修改前“凹陷波形”幅度为448mV。

修改后“凹陷波形”幅度为550ps；修改后“凹陷波形”幅度为415ps。

2.修改后VB处信号上升沿为1300ps；修改前VB处信号上升沿为847ps。

1.VA产生更大的“凹陷波形”，幅度增加，时间延长。

修改后“凹陷波形”幅度为1040mV；修改前“凹陷波形”幅度为730mV。

修改后“凹陷波形”幅度为888ps；修改后“凹陷波形”幅度为550ps。

2.修改后VB处信号上升沿为2315ps；修改前VB处信号上升沿为1300ps。

结论：

1.可见负载电容使信号下冲。电容越大，电容阻抗越小，负反射就越大。

2. 关于源端信号上升沿和file:///C:\Users\ADMINI~1\AppData\Local\Temp\ksohtml\wps182C.tmp.png的比较：一种说法（Eric bogatin+于博）说源端信号上升沿大于file:///C:\Users\ADMINI~1\AppData\Local\Temp\ksohtml\wps182D.tmp.png的时候，负载端信号上升沿增加约file:///C:\Users\ADMINI~1\AppData\Local\Temp\ksohtml\wps182E.tmp.png的时间；源端信号上升沿小于file:///C:\Users\ADMINI~1\AppData\Local\Temp\ksohtml\wps183E.tmp.png的时候，负载端信号上升沿约为file:///C:\Users\ADMINI~1\AppData\Local\Temp\ksohtml\wps183F.tmp.png值（此时file:///C:\Users\ADMINI~1\AppData\Local\Temp\ksohtml\wps1850.tmp.png占主导）。但是如上的实际仿真情况并不符合。

问题：

1.何时电容的阻抗和传输线阻抗匹配，即电容的阻抗为50欧姆？这是时间点如何确定？（当然这个阻抗匹配也是瞬间的，但是还是要仔细思考下）

2.电容何时认为其阻抗无穷大，即何时认为电容开路发生全发射？

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