EDA365电子工程师网

标题: 如何将manufacturing层某个层的一个线段变到ETCH层的TOP层?? [打印本页]

作者: soswelcome    时间: 2015-8-3 16:27
标题: 如何将manufacturing层某个层的一个线段变到ETCH层的TOP层??
将manufacturing层某个层的一个线段变到ETCH层的TOP层??
7 |& W- n; Y: B- s0 Z坐等高手解答
/ z; U0 W! P6 y5 G谢谢!
作者: 武紫旭    时间: 2015-8-3 17:10
subdrawing出去,用记事本或者UE将manufacturing\XXXXXX的替换为ETCH\XXXXXX.
作者: 武紫旭    时间: 2015-8-3 17:11
武紫旭 发表于 2015-8-3 17:10
; H" E+ W  I2 z9 [( gsubdrawing出去,用记事本或者UE将manufacturing\XXXXXX的替换为ETCH\XXXXXX.

, v  f& U) r5 t) f! ^$ \$ \然后再import进来这个subdrawing。: k" v5 F) s( N, _, Q9 B

作者: ACE_ASL    时间: 2015-8-3 17:11
可以用sub-drawing的方式导出去,然后打开编辑clp文件,将manufacturing/XX全部替换成ETCH/TOP再导进来就好了
作者: soswelcome    时间: 2015-8-3 17:19
manufacturing层某个层丝印线line变换到etch下面的电气线??
作者: soswelcome    时间: 2015-8-3 17:24
不管用什么方法,谁能够把0 m- ~2 f  }# r/ Q' q; V
manufacturing层某个层丝印线line变换到etch下面的电气线??
) b6 I' d: L0 P: |坐等高手
作者: jkljop    时间: 2015-8-3 17:54
二楼说的很清楚了!你操作下就知道了!:lol:lol
作者: dzkcool    时间: 2015-8-3 20:42
这种方法是不行的,导入以后还是line的属性,无法与信号走线相连,还需要再改进一下。
, C% b( D+ U3 D' i: Z9 h; V6 @5 V* v' v$ n* Y. L& [1 h
如果是16.6版本,可以直接先改为top层的line在General edit(Setup->Application Mode->General Edit)模式下选中line,然后选择右键菜单中的Change class/subclass->Etch->Top,这时Line就是Top层的了。
4 h  u& ?' `: E( y+ r然后再将此Line导出Subdrawing文件,修改所有的“_clp_dbid = _clpDBCreatePath(_clp_path "ETCH/TOP" 'line _clp_sym _clpPl)”中的‘line为nil,再导入Subdrawing到PCB中,即可与现有走线、管脚、过孔相连。* E5 X" m. Q' t0 p# e* G! Z( B

. Z0 J+ I1 a: ^3 Q, C- J
作者: lisatm    时间: 2015-8-4 10:57
dzkcool 发表于 2015-8-3 20:42; k* P9 p" W& Y% }/ o. j
这种方法是不行的,导入以后还是line的属性,无法与信号走线相连,还需要再改进一下。: y% r0 E# l9 U  {% @
- T6 n" W1 m1 k& C. R% _
如果是16.6版本, ...
, e2 d' n! X$ P$ l
我的是16.3的,我subdrawing出去,用记事本把board Gemmetry\outline的替换为ETCH\top.  然后把_clp_dbid = _clpDBCreatePath(_clp_path "ETCH/TOP" 'line _clp_sym _clpPl)”中的‘line为nil,再导入Subdrawing到PCB中,提示如下错误+ v- k+ W3 R4 \" `+ x9 ?' E$ N
6 I0 c  _5 _/ z0 u" N5 t
*WARNING* (axlDBCreatePath): Net name not found - nil_clp_sym
: B- u4 p/ a6 P' lUnable to paste object of type "path" on layer ETCH/TOP.( e( C- d7 I6 g) P
7 U; e* }8 b, T4 b3 V
没有网络名,导不进去。怎么解决呢?谢谢!" O6 Z5 c! u: V# b
$ M0 z" [/ Z8 h7 B, [* Y
$ T. q& n) k) Q. L, N/ o

作者: dzkcool    时间: 2015-8-4 11:11
nil前后有空格哦,把修改后的"_clp_dbid = _clpDBCreatePath(_clp_path "ETCH/TOP" nil _clp_sym _clpPl)”贴出来看看




欢迎光临 EDA365电子工程师网 (https://bbs.elecnest.cn/) Powered by Discuz! X3.2