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标题:
2015.6.13Cadence全流程 实战设计培训心得
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作者:
limiao
时间:
2015-7-15 23:15
标题:
2015.6.13Cadence全流程 实战设计培训心得
还清晰的记得上个月培训那天烈日炎炎，因为时间安排在了周六，路上还想天气这么热加上周六部分公司还要上班，去听课的人应该不多。谁料想，进去一看，黑压压一片，几乎没座位了。看得出大家的热情真是一次比一次高呀！O(∩_∩)O~
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一、相关数据的导入
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1. 在新建好的PCB工程中先导入机构图，所谓机构图主要包含的内容有：板框、定位孔的位置、一些接插件的具体位置。
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2.原理图用第一方网表导PCB工程中，可按照ROOM导入，节省布局的时间。这个过程需要注意的问题：a.原理图里面的器件拼脚必须和棋对应的封装一一对应；b.封装名必须完成一致。
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二 、布局规划
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1.布局基本要求
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a.满足电气功能行的要求；
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b.满足可靠性要求；
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c.满足工艺、安装、测试和返修等机构要求；
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器件到板边通常保持3MM的距离，考虑散热片的安装方式.
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d.满足生产物料成本的要求；
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e.满足内在和外在的整体美观要求
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2. 布局思路
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a.接口器件的结构定位；
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b.主要关键芯片的布局规划；
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以BGA为例，BGA布局时要净空5MM，目的是为了方便返修；对角放mark点，用来贴片定位。自此培训主要是BGA和DDR为主，拓扑结构一般DRR2用星型，DRR3用T型。上下拉电阻要放在T节点处，上下拉电阻到每个分支不超过500MIL,T点到每个分支不超过500MIL.数据线靠近CPU，主干线尽量拉长。
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c.布线通道、电源通道规划；
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d.贯穿整个设计的EMC、SI、PI、Thermal等考虑；
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三、详细布局
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这快内容主要讲在布局时的一些基本操作及技巧以及等长约束规则的设计。铺铜时要注意避免信号线扩切割，内层不不铜或铺平衡铜。
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四、叠层和约束规则的设计
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这块主要讲解了叠层的参数设置和计算。
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最后讲如何出光绘文件。中间很多详细因为时间原因，讲的很快，所以还是现场效果比较明显，有兴趣的同学课堂欢迎你呦！
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期待这个周末杜老师的精彩讲课！
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作者:
回忆着回忆
时间:
2015-7-22 22:24
哥们DDR2用T型，DDR3用菊花链
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