EDA365电子工程师网

标题: 大家评价下我的DDR信号是否有啥问题 [打印本页]

作者: cfqz11234 时间: 2008-9-18 11:40
标题: 大家评价下我的DDR信号是否有啥问题
我的电路连接是这样的,主芯片和DDR之间用47R的电阻串联.下面的图是带S的是表示靠主芯片的一端.大伙帮我看下这样的信号是否对EMI有影响.其中时间和电压量程都没有改变过

[ 本帖最后由 cfqz11234 于 2008-9-18 11:41 编辑 ]

ddrclk.GIF (7.51 KB, 下载次数: 2)

ddrclk_s.GIF (15.8 KB, 下载次数: 1)

ddradd3s.GIF (10.65 KB, 下载次数: 1)

ddradd3.GIF (9.15 KB, 下载次数: 1)

ddrda11.GIF (8.95 KB, 下载次数: 1)

ddrda11s.GIF (8.9 KB, 下载次数: 1)

作者: cfqz11234 时间: 2008-9-18 18:14
怎么没有人回答下啊.!

作者: forevercgh 时间: 2008-9-20 09:29
agilent oscillograph test wave？？？

data11和address3看起来到还好。
输入DDR端的CLK幅度同CPU clk相比已经下降了一半，衰减比较厉害，不过CLK沿率还好。

[ 本帖最后由 forevercgh 于 2008-9-20 09:31 编辑 ]

作者: cfqz11234 时间: 2008-9-23 13:05
我就是让它的CLK信号幅度小的,小点的话对其他信号的影响应该会小点,我是这样理解的,所以匹配电阻放大了一些,

作者: forevercgh 时间: 2008-9-23 13:36
满足门限要求就好。

欢迎光临 EDA365电子工程师网 (https://bbs.elecnest.cn/)