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标题: [求助] LPDDR3 疑问 [打印本页]

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作者: l888888h    时间: 2015-6-30 14:15
标题: [求助] LPDDR3 疑问
各位老大， 对于 LPDDR3
$ m* \; v) H+ j' G0 ?$ F, ~! o（1） 地址信号
         其数据率和数据信号是一样的？
2 y/ N$ [$ i* ~2 X6 A         相对CLK，是错位1/2个UI后发出的？
4 N6 j, |3 h$ }
（2）对于2Rank的情况
/ @1 q  J! ~! j3 O* f' Z+ W3 b( n        一个DQ线连接两个rank，其中一个rank 的 I/O 口工作时，另一个rank的I/O口处于什么状态？
3 c: O) J" C9 a1 f2 V/ u. y
/ H# r3 Q1 ^2 `0 K- {3 O6 Z
5 D' L8 U2 _  W. m4 Z& w/ p6 P" v

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作者: cousins    时间: 2015-6-30 16:19
Rank不是同时间读写, 而是Memory interleaving进行并行读写
所以很抱歉，对于一个dq线连接2个rank，我没能理解。。。

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作者: qingdalj    时间: 2015-6-30 16:59
楼主的问题描述的不是很清楚；地址信号和数据信号速率肯定不一样，地址信号是单边缘采样，而数据信号是双边沿采样；对于你的第二个问题，不明白你的意思，你的DDR是不是包含两个物理bank？然后才会有你说的一个dq连接两个rank？

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作者: l888888h    时间: 2015-7-1 11:30
lpddr3的地址信号好像也是双边沿采样

) ^8 W! m$ y3 p' A手机平台上的lpddr3有32根数据线，一个rank 也是32个数据IO口，如果有两个rank， 那么每根数据线就要同时连到两个rank上 （DQ线相当于有分叉）
/ y3 `4 L' q; L其中一个rank读写时，另一个rank应该是不工作的，那这个不工作的rank上的数据IO口是处于什么状态？
9 N0 c0 B: F  P6 C7 @# g高阻？端接？还是依然读入数据，只是读入的数据会被忽略？或是其它？

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作者: cousins    时间: 2015-7-1 13:50

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l888888h 发表于 2015-7-1 11:30
, N) H' b6 E( S: w5 k1 Nlpddr3的地址信号好像也是双边沿采样
5 A2 R3 C7 m1 `5 }
手机平台上的lpddr3有32根数据线，一个rank 也是32个数据IO口，如 ...

7 D5 M6 C$ z" @$ v; j& j. S! x
6 F( Q' G# _4 v) F# ?/ D- s( C  c, M个人所了解的JEDEC规范中，地址有1T/2T两种时序采样，还未听说过其会双边采样，至少目前为止，我看过的lpddr3规格书ac timing里也不会出现双边采样。我也不认为lpddr在时序要求上会与ddr有多少不同，lpddr只不过是low power而已。若真能双边沿采样，那么恭喜你，手机平板都能替代市面上的个人计算机了。
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  C8 I! F( {2 C  e( q以上灰色字体部分言论不太准确，请不要参考。
; V' M" a0 k3 Y- c( t3 y' i3 e) {
+ H( T. i% M5 d: _5 J) ?至于你说的DQ分支，也没见过，rank和dimm条上的颗粒又有什么区别呢？源同步电路可是并行传输的，DQ如果能复用，何来并行的bit？若是使用chip select那么这个rank就没什么意义，它无法拓展带宽。
ADDR能复用是因为是用于寻址，不是用以传输数据，同一个地址自然可以给多个颗粒用。
所以...请再确认下。
( k  Q, G& q7 b. C" g: F
" m+ F: o/ |3 n; r1 d

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作者: shark4685    时间: 2015-7-1 14:11
这样做动机很单纯：在有限的数据位如：32位，为扩成存储器的容量，并行端接一个一模一样的存储器，地址数据。时钟，命令，都是一样的。用处理器芯片来控制他们的先后。至于他中不中断，是否是高阻状态，从我们的角度不关心，我们只关心，从那到那，路通不通畅，就像高速路上的车，管他在哪里下呢。

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作者: l888888h    时间: 2015-7-1 14:41
那在仿真时，不工作的rank上的IO口应该上什么模型？
$ r& }  `0 W# P! J9 x和工作的IO口上一样的模型？

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作者: shark4685    时间: 2015-7-2 14:15
模型是死的，就在哪里，看具体做什么仿真，是信号质量，还是时序，还有这个芯片是作为RX,TX,需要具体问题，具体分析。

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作者: cedzbj    时间: 2015-7-7 23:07

cousins 发表于 2015-7-1 13:50
1 b. Z" N# ^6 G% s3 W7 `' s2 t个人所了解的JEDEC规范中，地址有1T/2T两种时序采样，还未听说过其会双边采样，至少目前为止，我看过的 ...

" m6 k1 E2 T* r0 Y! u+ H1 _/ {这个就是你看规范疏忽啦，，确实是双边沿采样。关于rank其实就是字每个CS挂一颗32位的颗粒，确实会分叉。

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作者: cedzbj    时间: 2015-7-7 23:11
另一个就高组抗呗

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作者: cedzbj    时间: 2015-7-7 23:21

cousins 发表于 2015-7-1 13:50
3 X) Y; N: [' B: @* I; V: ?个人所了解的JEDEC规范中，地址有1T/2T两种时序采样，还未听说过其会双边采样，至少目前为止，我看过的 ...

4 K7 h" u8 k8 h+ u+ C3 _& r4 d表述有点不明，就是字扩扩展，里面有两个Die数据线是复用的，一次只能有一个Die被对应的CS选通工作

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作者: cousins    时间: 2015-7-8 09:44

cedzbj 发表于 2015-7-7 23:07
1 p8 Q  H8 K. n% J这个就是你看规范疏忽啦，，确实是双边沿采样。关于rank其实就是字每个CS挂一颗32位的颗粒，确实会分叉。 ...

有意思。
( n3 z: G  F4 k. k& W- S
% s+ H, F0 k# @" t+ X* m可以分享下，你所看到的双边沿采样的ADDR TO clk测试波形吗，我想学习下ADDR怎么在时钟的上升沿和下降沿完成两次跳变和锁存的。就看1T模式的好了。我很好奇，既然可以双边采样，想必ADDR的带宽也是和dq一样了，可是为什么1T下我还是只能测到1个UI为1个clk呢？还有，能解释下，为什么示波器的DDR compliace以及仿真软件的help文件里都是认为addr/cmd clocked into DRAMS on rising clock呢？


另外cs就是chip select，没有拓展带宽就别扯什么复用。用64位的硬件去做32位的处理，真实有钱烧的慌。
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作者: cedzbj    时间: 2015-7-8 10:29

cousins 发表于 2015-7-8 09:44
有意思。
& R+ m' }3 }$ p: H; V
$ c8 S  q1 K/ k% U3 f0 t5 ?可以分享下，你所看到的双边沿采样的ADDR TO clk测试波形吗，我想学习下ADDR怎么在时钟的上 ...

2 S8 W" w' Y$ t# a. N看cousins的口气是觉得我胡乱说啦。LPDDR3规范第三章开始就说了LPDDR3 devices use a double data rate architecture on the command/address bus to reduce the number of input pins in the system.一句话把这样做的原因也告诉你了。LPDDR3不像DDR3可以有16个地址线，只有10个，所以只好上下沿都采了，你看规范里面的时序图都是画的双沿采样，还有看command truth table更加清楚怎么操作的了。其实地址线操作并不频繁用单沿也可以，慢点就慢点，但是规范是这么定的，我也没办法。至于示波器compliance软件怎么写的我不关心，以JEDEC规范为准。还有用两个CS分别控制两个Die仅仅是为了扩展容量了，之前一个die做不了那么大容量就用了两个die并共用了数据线，还有人家CPU架构应该也是32位的，不会像你说的这么傻的
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作者: cedzbj    时间: 2015-7-8 10:30

cousins 发表于 2015-7-8 09:44
! B: n7 b/ }5 u# L: |/ @有意思。

可以分享下，你所看到的双边沿采样的ADDR TO clk测试波形吗，我想学习下ADDR怎么在时钟的上 ...

看cousins的口气是觉得我胡乱说啦。LPDDR3规范第三章开始就说了LPDDR3 devices use a double data rate architecture on the command/address bus to reduce the number of input pins in the system.一句话把这样做的原因也告诉你了。LPDDR3不像DDR3可以有16个地址线，只有10个，所以只好上下沿都采了，你看规范里面的时序图都是画的双沿采样，还有看command truth table更加清楚怎么操作的了。其实地址线操作并不频繁用单沿也可以，慢点就慢点，但是规范是这么定的，我也没办法。至于示波器compliance软件怎么写的我不关心，以JEDEC规范为准。还有用两个CS分别控制两个Die仅仅是为了扩展容量了，之前一个die做不了那么大容量就用了两个die并共用了数据线，还有人家CPU架构应该也是32位的，不会像你说的这么傻的

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作者: cousins    时间: 2015-7-8 10:46

cedzbj 发表于 2015-7-8 10:30
# M* o% z0 }$ g# a看cousins的口气是觉得我胡乱说啦。LPDDR3规范第三章开始就说了LPDDR3 devices use a double data rate a ...

确实是我没理解lpddr和ddr在ADDR/cmd的区别。抱歉。
看来我得好好看看lpddr的规范了。
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0 P. ?0 T; Z: ?& {" C1 ~  C, e( A8 X* i1 i

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作者: cousins    时间: 2015-7-8 10:53
要反省下自己了。没有认真的读lpddr规范，就以ddr规范来看待，实在不该。

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作者: cedzbj    时间: 2015-7-8 10:58

cousins 发表于 2015-7-8 10:46
确实是我没理解lpddr和ddr在ADDR/cmd的区别。抱歉。
0 ^& H( N& r, E9 R看来我得好好看看lpddr的规范了。

9 P* M% Z- A8 z真理越辨越明，嘿嘿。大家都是在相互讨论中学到更多知识和弥补知识盲区。
* j3 Q' c# W; s- X3 v% r

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作者: l888888h    时间: 2015-7-9 16:01

cedzbj 发表于 2015-7-7 23:11
* t6 ]& y1 Z, T: v: }另一个就高组抗呗

, U- ]: |, Y& I' [有三个问题请教一下，谢谢。
（1）对于这个结论有什么可以参考的资料吗？
5 y+ @6 W  U; r% d7 z& m（2）接受端等效成电容 <->  处于高阻状态     -   这两个描述是等效的吗？
. N$ X$ r8 @6 d5 e（3）对于正在工作的I/O口，接收端在disable ODT的情况下，是等效成一个电容吗？
: y! [; c& ~0 T  s7 M; x: J1 l

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作者: cedzbj    时间: 2015-7-14 09:37

l888888h 发表于 2015-7-9 16:01
0 H, P+ V6 v* l7 P5 i有三个问题请教一下，谢谢。
- f# ?6 |  _, a' K! L" E6 W5 ~（1）对于这个结论有什么可以参考的资料吗？
（2）接受端等效成电容   处 ...

* H; `( X' ]5 r" ?! P1 u$ d资料就是好好研究读规范啊。没开ODT接受端等效成电容就行了

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作者: seulove    时间: 2015-9-7 22:40
频率一样 双沿采样 dqs相对dq错位 另一个为高阻

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