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标题: 射频电路设计要点小结 [打印本页]
作者: 落雪飞花 时间: 2015-6-26 15:33
标题: 射频电路设计要点小结
射频电路Layout设计
/ p ?$ A. Y$ \; ~& [; R 成功的RF设计必须仔细注意整个设计过程中每个步骤及每个细节，这意味着必须在设计开始阶段就要进行彻底的仔细的规划并对每个设计步骤的进展进行全面持续的评估。; |2 v ~0 z7 l' \' X2 r
一、 RF布局% P. J0 B. Y7 p0 L3 I ]
1、发射电路（TX）与接收电路（RX）隔离开来。
8 ]9 O+ J }$ \4 a; o2、发射端匹配电路靠近主芯片一端，接收端匹配电路靠近LAN端或FEM一端。
2 m+ z: l- S+ T! U. [9 f' |/ e3、首先固定位于RF路径上的元器件并调整其方向，将RF路径减到最小，有特殊要求的按照要求摆放。
( B" |, k) N% W- t( O( c. n4、PA引脚周边的电容摆放：应使摆放后电容的接地脚导向PA主地一侧。6 q) i' U" s/ }& v L |$ S
5、RF输入，输出隔离原则:如果放大器和缓冲器的输出以适当的相位和振幅反馈到它们的输入端，那么它们就有可能产生自激振荡。* `" r0 y' c4 h# B- T2 K
6、滤波器输入，输出隔离原则：如果射频信号线不得不从滤波器的输入端绕回输出端，那么，这可能会严重损害滤波器的带通特性。2 r4 ?% {' {) N1 M
7、预留金属屏蔽罩：将除天线焊点或高频头外的PA模块电路屏蔽起来，屏蔽框接地。
, n4 Z: Z$ l; \. ]) L+ h0 D二、 RF布线% i* H! h7 t0 `/ ]* J
1、将RF线布置在表层上，阻抗控制50 Ohm。将RF路径上的过孔尺寸减到最小。
8 I2 r5 ]9 p! @/ q7 k3 k2、射频信号线拐角走弧线。! F( b/ R% m( i0 i: u' E
3、所有电源先经过滤波电容再到管脚，每个滤波电容都要有接地过孔。
. }. c0 f. e$ W0 ]- G4、滤波器周围布置一圈地并与滤波器主地连接起来，其余信号线尽可能不在滤波器下方走线。
' U; I8 ?7 _( |$ y( @5、所有的RF走线、焊盘和元件周围应尽可能多的填接地铜皮，并尽可能与主地相连，RF走线下方尽量不走其他信号线，如果有，尽量在他们之间沿着RF走线布置一层与主地相连的地，如果不可能，一定要保证它们是十字交叉的，这可将容性耦合减到最小。
6、敏感信号线，功率检测信号（TSSI）包地处理。
7、控制线尽快走内层，防止走表层时能量向外辐射。
8、多路PA供电采用星型网络拓扑结构，独立的引线在引脚之间提供了空间上的隔离，有利于减小它们之间的耦合。另外，每条引线还具有一定的寄生电感，它有助于滤除电源线上的高频噪声。
9、高频头在TOP层及GND层禁空，阻抗参考第三层。
10、 射频走线两边接地过孔间距50mil，单排即可满足。
作者: Xuxingfu 时间: 2015-6-26 15:36
对规则总结的很好
作者: 落雪飞花 时间: 2015-6-26 15:47
# T; s1 E, v& P: `& X6 |
入行Layout 刚满3年，得到您这样大师级别人物的肯定，我好高兴，谢谢鼓励，Layout 路途还好遥远，我会继续努力，掌握更多、更好的Layout 技能，设计出更加复杂、精密、美观的PCB 板。
" x4 N; A3 A8 x9 T
作者: sushouchai@sina 时间: 2015-7-22 08:46
学习！谢谢分享！
作者: jane@2013 时间: 2015-7-26 19:52
多谢，学习了
作者: tianjing 时间: 2015-9-11 15:23
总结的不错
作者: 天天在线 时间: 2015-9-14 08:35
总结的很好，学习了，多谢楼主。
作者: huangyulin2016 时间: 2015-9-15 14:41
学习了；
6 k9 J' a2 Y/ p! u# L
作者: lfc1203 时间: 2015-9-22 09:32
很好，不错
作者: martin221 时间: 2015-9-24 10:27
谢谢分享，顶一个。
作者: james_zhangwk 时间: 2015-10-23 17:47
总结的不错3 [# M; C; T# P3 p5 x" [1 p
作者: wangshilei 时间: 2015-10-27 09:25
将RF路径上的过孔尺寸减到最小？ 依据是什么？
作者: jerrykin 时间: 2015-10-28 14:07
谢谢分享！
作者: sphai 时间: 2015-10-29 10:11
过孔尺寸最小为什么？？
作者: criterion 时间: 2016-1-14 14:26
本帖最后由 criterion 于 2016-1-14 14:34 编辑
, ]% Y/ y8 C! F
9 z4 j4 B, y5 [% t; J; N" l: o
8 h1 G: l5 O- Z, o0 A一、 RF布局
$ l8 D5 n& s) E' @1、发射电路（TX）与接收电路（RX）隔离开来。
+ f& ]9 z4 \& F* |. m# N+ W; _
( `" j+ E; S9 G这主要是避免Tx干扰Rx 不过因为PCB板子空间有限
如果是TDD系统 亦即分时多任务
Tx跟Rx是不会同时运作的
那么Tx跟Rx可以靠近一点没关系
9 _: v Z) U1 S: E! @
# G6 j, T! Z" w5 |
8 P4 z8 X* s2 r
2、发射端匹配电路靠近主芯片一端，接收端匹配电路靠近LAN端或FEM一端。
, v/ m, S1 N' V$ ^
# N. Q5 `0 _& U! d5 S! Z, z
假设整个BlockDiagram如下 :
" [! o1 S! J2 l. J4 b8 H( S1 V
# ~+ ~* I: A; w8 z
Tx Matching要靠近FEM,Rx Matching要靠近Transceiver 而且要靠近阻抗不连续之处放
, i5 g9 N9 N6 M) |5 E
3 n3 }$ `( W7 z0 B3 a! y2 X: B/ ?, R3 E
( [1 |: D5 E6 A" `5 c
原因是转弯处会因阻抗不连续(不论圆弧转弯或45度转弯)
导致阻抗偏移 所以你要靠Matching再把阻抗调回来
简单讲 要越靠近Load端放置
" ^4 a! T8 f- }
但这是在走线不是很长的情况下
如果走线很长 那匹配电路 不可放中间
( I4 B5 u5 g4 F7 b. I! h- s& N
0 `5 E; {, ~4 h. c8 s! D+ ]/ S, T: M% U; b" d8 u4 u4 N, _8 H
, y; k7 z7 _- E; N& D
1 r' A6 b$ W K! I$ f
原因是因为 走线一长 阻抗就容易偏掉 走越长偏越多
所以Long Trace1偏掉的阻抗 Matching不见得调的回来
再者 就算Long Trace1没有使阻抗偏离50奥姆太远
但可能会因为其寄生电感(走线造成)
跟寄生电容(走线跟两旁GND, 以及下方GND造成) 以至于Matching调不太动 怎么调都很难回到50奥姆
7 G! m) \. M2 z4 P r7 e5 J就算Matching有把阻抗调回来50奥姆 但最后又会因为Long Trace2
使得最后进入FEM的阻抗又偏离50奥姆 那Matching不是白搞??
& S& Y$ U+ K z1 ~# w$ [
# }& a& E0 f2 [" e/ Y' C6 Q# k! f5 O6 m; k
所以走线长的话 要放两组匹配
( u& ~3 m% Q2 {' q0 ~3 \
" r( y" b& X% G
2 F/ r+ c9 O) S
' A0 C J1 d' V5 R- T! X! m
一开始出来就要先放一组Matching 1 确保Transceiver输出调到50奥姆
而Long Trace导致的阻抗偏离 最后再靠Matching 2调回来
当然 如上述 Long Trace导致的阻抗偏离 以及其寄生电感电容
Matching 2不见得能调回来 但能救多少是多少
如果嫌两组pi型组件太多 至少也要两个L型
当然 走线最好还是不要太长
3 o9 r0 z- p+ L! |2 L, m3 i
% w: p2 g% [) @2 t6 W 6、滤波器输入，输出隔离原则：如果射频信号线不得不从滤波器的输入端绕回输出端，那么，这可能会严重损害滤波器的带通特性。
% X q0 M; W ~# t- `& w" y
以SAW Filter为例 输入与输出的电感组件，不宜平行摆放过近，
& d+ l6 b- `# _6 r9 c+ K( ~& M. F$ N& q
9 L% G, f: L4 ^' x L' I) c% R否则会因互感而影响Out-of-band噪声的抑制能力，
若真的因为Layout空间限制，不得已需靠近，至少要正交摆放，才能使互感量降到最低。
9 G* ]% M" M6 H- ]. o+ j, F9 a+ K/ J" z
\ Z, R9 \) c, i& I" Y: ~
再者 SAW Filter目的是砍Outband Noise
亦即Input讯号 是含有Outband Noise的
如果走线过近 那么input走在线的Outband Noise
会耦合到Output走线
那就失去SAW Filter的用处了
( m6 `! j- w" l! L# ]: {0 z0 F
* ~( p( b' U" e* H' b
% [! y; V/ O9 b; I/ b9 B2 P" e- T
* V2 G/ K* w( Y5 S8 a# u9 h
另外 在铺铜时 其GND Pad要跟表层GND隔开 切记不可共地
: A) |2 h( D6 R0 c
+ E! f+ T! ~6 L' C ?4 m' I: I! X; ]3 L5 l
不然其Outband Noise 会透过共地 去干扰到输出讯号
亦即砍Outband Noise的效果 会大打折扣
* @* L+ F: I+ T2 y9 Z) [0 Z
[9 v' K2 l6 `
2 X+ P6 I7 e' G$ s另外 输入跟输出的落地组件 不管电感电容 也不可共地
因为Outband Noise会透过共地 窜到输出讯号
亦即砍Outband Noise的效果 会大打折扣
g$ x0 E+ x) u% Q5 g# l b7 e
2 X' ]" K9 k* t) }3 \. s+ R7 i- t% K3 \5 L, R+ e
二、 RF布线21 W% O0 ]' n% _" C$ S
1、将RF线布置在表层上，阻抗控制50 Ohm。将RF路径上的过孔尺寸减到最小。
1 a3 X( z9 b; Z, b+ _
) @5 [, b: C8 P2 j) H0 |3 Z* u) h; F+ x3 H6 F
1 o; N3 {; M2 A# w
寄生电容公式如下 :
* ~# l& R0 y: ?$ n. j
8 g, Q% x, g- V/ D9 N, S9 l2 D; X6 Y1 ~
& G6 D& \$ i; D9 h
D1是Pad半径，D2是Anti-pad半径。影响寄生电容的主要参数为Pad半径。
若将所有变量固定，只探讨D1与Cvia的关系，可得出下面曲线 :
$ {1 h; J5 C6 Q! H) g4 h' n
) P' m5 G1 J6 T* g% Q& v! S2 q1 U6 I9 D
由上图可知，Pad半径越大，其寄生电容越严重。
% I$ ?2 X/ T0 m9 O而寄生电感，其公式如下 :
6 `+ |8 h2 p5 z I& e1 U% B) U4 q% m6 f3 i/ ?8 t6 q
& I ^; G2 g: \, [# q
h是Via长度，由上式我们发现寄生电感也与Pad半径有关，
半径越小，其寄生电感越大，但影响不大。影响寄生电感的主要参数为Via长度，h越大，其寄生电感越严重。
2 [7 Z4 l* d6 |$ x. y8 z
所以由以上可知 Pad半径越小 可有效减少寄生电容
而寄生电感只有极轻微地增加一点点
这是过孔尺寸减小的好处
, b, b9 M, i& k4 { F
& K5 t5 I" A! ^7 b) P7 f( j, c
5 \! C; N+ R3 k) Y! W但是 过孔尺寸减小 也意味着你这走线在换层时 线宽会变细
这会使得Insertion Loss变大
这是过孔尺寸减小的坏处
3 K* `8 ~: w' D5 l( [4 Z3 |
+ t1 g- m& d( k* b' d% [6 l5 r: v8 r
+ G6 p1 V3 c | T+ f对RF讯号而言 一般对于过孔尺寸 并无太严格的要求
若真要两害相权取一轻
那宁可过孔尺寸大些 因为寄生效应导致的阻抗偏移
可以靠匹配调回来
但Insertion Loss变大 这怎么调都调不回来 早在PCB洗出来时就注定了
. U- C# T- s# ~ p8 k& j7 i- U/ f7 c$ V5 z
* a2 U" p# F% r( T) j. P
" y8 l4 c1 k6 S( b' w- v! q) j1 V1 X
' W# f. `1 K! D: t7 z2、射频信号线拐角走弧线。
1 \4 r0 D1 v1 Y2 |9 `: n+ k
8 t. W8 Z6 Q( V7 U凡转弯是一定会阻抗不连续 弧线是可以把该损害降到最低
不过其实对RF走线 也并无太过严苛的要求
一般45度就可以了
2 m9 _; N N, X% M
) Q8 ^& y- T K5 n" z' Z, m0 Q3、所有电源先经过滤波电容再到管脚，每个滤波电容都要有接地过孔。
1 c3 _7 s) }% G2 G) X! t% @9 X" b
$ L8 G) @2 n0 x: s% z" y& K这是为了把Noise导到GND 确保流入管脚的电源是干净的
7 ?7 W$ e0 V0 Y3 p
但是要注意 摆放位置一定要极靠近管脚 否则外来Noise
会直接窜入管脚
4 \+ E( L8 U# B. n$ T
还有 该落地电容 必须独立的GND 直接打Via连到Main GND
不可跟表层共地
# N3 A% j. _6 t, f9 i9 M7 e, h3 O
' @$ C+ F+ C# w4 o
* ?; q8 b2 a. o; T
两个用意
一个是怕Noise透过共地 去污染其他电源走线或IC
另一个用意是 如果共地 这样会使得Noise的Return Path拉长
亦即其Loop area加大 那么EMI辐射干扰也会变大
x0 t1 f3 W* A) A6 g& G& e$ [3 R2 S4 D6 f9 b$ D
9 M3 k! O9 Y/ d% E6、敏感信号线，功率检测信号（TSSI）包地处理。
: Z: [' H& p) i3 w. y+ S$ o
* s' |* a3 `* v9 B- e$ @* T以RF组件来讲 一般会特别包地的有
% }5 r$ n' Y& g& m, U6 H5 s4 q
1. RF讯号走线(包含TSSI, PDET, FBRX, CPL走线)
2. 控制讯号走线
3. I/Q讯号走线
4. XTAL讯号走线
( f1 l9 Z. j4 ~# F
, g+ H( h) a9 C3 w1 X
- U; J) C0 O! U; j8 }% J7 k5 A6 ~8 b8 w. d7 r4 @6 b& [# X; Z
7、控制线尽快走内层，防止走表层时能量向外辐射。
5 z) h; M' @* x
, D2 ~1 K/ g- K$ G% m* }' K走表层时 尤其不可走板边
由下图可知，不管是表层走线，或内层走线，其电场本来就会往外辐射，
因此内层走线除了可获得良好的屏蔽效果外，同时也会因上下两层的GND吸附其往外辐射的电场，使其辐射干扰大大降低。
而表层走线则是一部分的辐射电场，会被其下层的GND吸附，另一部分则直接辐射出去，故产生的辐射干扰会比内层走线大。
- r8 t g+ `& r0 |4 H
# I% E: g1 r& y- X, ^9 O( Z6 h# ?0 j5 N1 x$ p5 L" {5 z! F
而倘若表层走线，直接走在PCB边缘，会因下层GND吸附的电场极其有限，
导致其电场几乎都辐射向外，以至于产生的辐射干扰大为增加，
该现象称之为EDGE Effect，或称为Fringing Effect，如下图:
( v- Q5 l+ x# o$ ?
7 P3 l! ?/ b; A L# _' e9 o
( S: s7 H2 H3 N/ a4 M. ]
4 U2 ~' R E2 T6 z) v* P
所以 如果是Tx/高速数字讯号/电源走线
走板边会产生辐射干扰
3 }; N( ]4 { s8 f因此走线与PCB边缘的距离，至少需为20倍的板厚，该法则称之为20H Rule。
- J# }. M$ s ?% L' t
6 W/ J/ T; t/ {7 x& V) _9 U
: t" O1 F& @; G0 B, j+ v2 M( H. M5 s/ y7 c' k
, g- I* W! u6 D% k6 ?4 s若采用20H Rule，可抑制将近70%的辐射电场。
% y: `5 ^+ E+ g; n0 ^ i
# Z0 O' g4 P4 c% q$ u
3 G# \( |- L& w4 `. [, }! S6 ]8、多路PA供电采用星型网络拓扑结构，独立的引线在引脚之间提供了空间上的隔离，
* ]0 q) C3 [) b4 `8 Z; D有利于减小它们之间的耦合。另外，每条引线还具有一定的寄生电感，它有助于滤除电源线上的高频噪声。
$ g' O/ n6 {: ~2 f* l. g1 m
星状走线 最重要是分支点位置
- H. f: o. }& e2 g
* v& P1 X5 u' h
$ p+ X* {8 t. v- R" y' Q/ X+ ]% N9 f! K7 n/ Q* D
/ |4 {2 d2 |9 }
道不同 一开始就要不相为谋
不要最后一刻才来分道扬镳
如果一开始就分支 就算Pin1有Noise 也不会流到Pin2跟Pin3
而且分支点到Pin的引线 刚好可以利用其寄生电感 充当RF Choke
! Y7 R4 r7 C; h" I' Q4 ]9 g5 z: B' ^ C$ P9 p) X: |
# R8 a. @$ D/ m, G. v3 u
* [; ^6 v/ Z0 q) x
作者: yuchuansong 时间: 2016-1-14 15:13
很好，受益啦
作者: WM_CH 时间: 2016-1-17 22:16
顶贴
作者: zym226163 时间: 2016-1-21 07:17
受益匪浅，谢谢了
作者: kepo013 时间: 2016-2-10 21:33
楼主总结的很好 RF布线第10条对我有帮助 我之前打了多排 不过应该不影响 第9条的高频头是指ipex座子吗 座子底下不是要全部掏空吗
作者: vivibing 时间: 2016-2-16 15:16
来学习来了！谢谢分享~
作者: 落雪飞花 时间: 2016-2-18 17:48
$ N3 h% b1 }+ O4 {可以是ipex 头，也可以是天线焊盘，即手动焊接的那种，如果是四层板，当层和相邻层掏空。阻抗参考第三层。可以用SI9000试算下阻抗。
- Y$ o+ \% h6 X1 p ~; x5 d
作者: zym226163 时间: 2016-2-18 22:05
学习了总结的太好了
作者: xhj0358 时间: 2016-2-18 23:32
受益匪浅:)
作者: caotuo 时间: 2016-2-20 00:21
多谢分享，学习了
作者: kepo013 时间: 2016-2-21 21:46
1 v" A1 d i/ E6 g) e* ^
看板厚吧 1.6mm 4L FR4板子参考第三层微带线会过粗) ~, v0 C! N; ?7 x A+ x
作者: hy20060614 时间: 2016-11-3 09:07
谢谢分享
作者: sinky 时间: 2016-11-3 15:18
! j/ t- I+ w5 N3 g7 Z2 t对第六点连接方式存在疑问，可否简单layout图示说明？以下：5 V: N5 q4 v6 h# f9 S+ e
( Z' t8 J( O' f) v, y7 Y! \: {
另外 在铺铜时 其GND Pad要跟表层GND隔开 切记不可共地
8 \' Q* h! @# S, e [0 a0 z7 l4 i) \$ V6 F! L N
6 h: ?3 G5 I+ Q, u+ L
) ?2 E3 }) q, u. }2 R6 N: t6 r2 s7 C0 k0 k. W) {4 s2 z) N4 q4 O% L
不然其Outband Noise 会透过共地 去干扰到输出讯号
亦即砍Outband Noise的效果 会大打折扣
9 A, q$ R. B) l5 c1 _. Q# W3 T8 q5 c, o2 m
" W3 j. Y @) h5 f8 ]+ k, |1 \8 G
另外 输入跟输出的落地组件 不管电感电容 也不可共地
因为Outband Noise会透过共地 窜到输出讯号
亦即砍Outband Noise的效果 会大打折扣
4 L- Y/ s" q3 C( j3 l
6 x J. U( H9 |! y% b7 S' X7 Y
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