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标题: allegro新手学习记录贴 [打印本页]

作者: Aiby2015 时间: 2015-5-16 10:28
标题: allegro新手学习记录贴

本人新手，最近才认真接触allegro，因为是学生，所以时间会比较多，此贴会持续更新，希望各位大虾指导。欢迎吐槽，不喜勿喷啊

。之前一直用AD,现在想转到cadence。QQ 1171638763 人在桂林下面盗张图：

作者: Aiby2015 时间: 2015-5-16 10:44
现在，问题就来了，谁能告诉我allegro总class和subclass得具体意义？因为最近在画封装，不太清楚这些层的意义，在网上倒是看到一些，但是并不全。下面我会上传我找到的资料。

Allegro PCB Editor中的class和subclass讲解.pdf (249.67 KB, 下载次数: 71)

作者: Aiby2015 时间: 2015-5-16 10:45
别沉

作者: kinglangji 时间: 2015-5-16 11:54
周末人少，不过这样的帖子早晚得沉。。
class和subclass顾名思义，就是组的意思。
把相关的层面分下组，就是现在的class了。而sub就是把相同的实体放到一层。
这个用文体不太好表述，你用的多了，就自然理解了。
关注几个重要的subclass，比如solder，paste，silk，这样，对于其他那些组，也就慢慢理解了

作者: Aiby2015 时间: 2015-5-16 12:49

kinglangji 发表于 2015-5-16 11:54
- z; X9 h* C% W0 l- M) c* @周末人少，不过这样的帖子早晚得沉。。$ j$ O( x! R+ N0 y+ ^7 s
class和subclass顾名思义，就是组的意思。+ k$ D( S9 b( W+ x E
把相关的层面分下组， ...

作者: Aiby2015 时间: 2015-5-16 13:26
http://wenku.baidu.com/link?url=cWk9XPHxho9mFifrW6WXPyizK9bSX-VedWgDIsAqFJoEa4geg5CiCpWEyj9eRSyo1e0-5HSIpfDqKufkxCLk4zFS-BUeIDLhWMZ8QURZPzW今天看到的一些信息，分享一下~

作者: Aiby2015 时间: 2015-5-16 13:42
下面是今天看到一些为I觉得好的资料，给大家分享下：
Allegro画元件封装时各层的含义
pad目录

psm目录（或者把PSM目录分为：shape目录、flash目录、package目录）

封装制作步骤（前提是焊盘建好了~）
1、添加管脚，可用 x 0 0 命令来定义第一个点的位置；

2、添加装配外形，设置栅格25mil，选择ADD->Line
class和subclass 为 PACKAGE GEOMETRY/ASSEMBLY_TOP；
添加丝印
class/subclass为PACKAGE GEOMETRY/SILKSCREEN_TOP;

3、添加标号RefDes
class和subclass 为 REFDES/ASSEMBLY_TOP;输入U*；放在器件的中央；
class和subclass 为 Device Type/ASSEMBLY_TOP;输入DEV；放在器件的中央；

class和subclass 为 REFDES/SILKSCREEN_TOP;输入U*；放在器件的上侧中央；
class和subclass 为 Device Type/SILKSCREEN_TOP;输入DEV；放在器件的上侧中央；

4、生成封装边界，点击SHAPE ADD；画出封装的边界。可以检测器件没有放重叠；
class和subclass 为 PACKAGE GEOMETRY/PLACE_BOUND_TOP；

5、定义封装高度（可以选择）
选择Setup->Areas->Package Boundary Height;
class和subclass 为 PACKAGE GEOMETRY/PLACE_BOUND_TOP；
点击刚才画的封装边界，输入高度；

6、添加测试点不能添加的区域（可以选择），点击SHAPE ADD；添加阻止测试点放置的区域；
class和subclass 为 Manufacturing/No_Probe_TOP；

PCB封装的一些规范：
1、在LOLDERMASK_TOP层定义的大小规则：在尺寸允许的范围下，相对BEGIN LAYER层，可以大10mil（两边相加，
一边就是5mil）;在小尺寸下，大6mil;

2、对于普通的通孔器件，REGULAR PAD 比DRILL 大20mil；其它特殊通孔视情况而定，比如说打的过孔可以只大10mil;

3、对于普通的通孔器件，THERMAL RELIEF、ANTI PAD比REGULAR PAD大20mil；其它特殊通孔视情况而定；

4、做器件时必须把DATASHEET做上标记，DATASHEET的名称改为所做器件的名称，然后拷贝到集中的目录；

做双排封装的时候
1、 e = e;
2、 e1 = Hmax + 24mil(0.6mm) - 焊盘的长度;
3、 E = Emin - 20mil(0.5mm);
4、 D = Dmax;

大部分是复制的，莫喷。

作者: Aiby2015 时间: 2015-5-16 14:17

焊盘制作各层介绍：

silkscreen top:是字符层，一般称顶层字符或元件面字符，为各元器件的外框及名称标识等，都用此层进行布局，个人认为最好与place_bound_top相同，且带有1脚标识。

assemly top：是装配层，就是元器件的实际大小，用来产生元器件的装配图。也可以使用此层进行布局；外框尺寸应该为元件除焊盘外的部分（body size）；

place_bound_top：是元器件封装实际大小，用来防止两个元器件叠加在一起不报错。外框尺寸需要包括焊盘在内。

关于焊盘的准确尺寸，大家可以去网上下载软件LP Viewer ，我装的是LP Viewer 10.2，也许现在有更高的版本，这里有国际标准的封装及尺寸，画元器件焊盘及封装的时候，可以参考这个软件。

2.1 Regular Pad：具体尺寸更具实际封装的大小，可以参考LP Viewr里面的尺寸。

2.2 Thermal relief：热涨缩间隙，常用于相同NetList的填充铜薄与 PAD 的间隙。通常比Pad 直径大 20mil(0.5mm)，如果 Pad 直径小于 40mil，根据需要适当减小。

2.3 Anti Pad：抗电边距，常用于不同NetList的填充铜薄与 PAD的间隙。通常比 Pad直径大 20mil(0.5mm),如果 Pad 直径小于 40mil，根据需要适当减小。

2.4 SolderMask：通常比规则焊盘大4mil(0.1mm)。

2.5 Pastemask：通常和规则焊盘大小相仿。

2.6 Filmmask：应用比较少，用户自己设定。

再次归纳：

1.贴片焊盘要有SolderMask_TOP和Pastemask_TOP。通孔要有SolderMask_TOP和SolderMask_BOTTOM，因为两边都要露在外面。

盲孔要有SolderMask_TOP，因为一边露在外面。

埋孔焊盘不需要SolderMask和Pastemask，因为都在里面。

作者: Aiby2015 时间: 2015-5-16 14:58

今天就到这。

作者: xiesonny 时间: 2015-5-16 16:26
果然牛逼呀，我也刚学

作者: Aiby2015 时间: 2015-5-16 20:09

xiesonny 发表于 2015-5-16 16:26
, e5 S6 f* n+ B果然牛逼呀，我也刚学

一起一起。

作者: Aiby2015 时间: 2015-5-17 15:58
今天做了一个有极性电容的封装，如图，下面带上文件。我是按照网上找到的封装教程进行的。如果有人在看请看看有何错误

CAP3.zip (6.73 KB, 下载次数: 2)

作者: longzhiming99 时间: 2015-5-18 10:09
为什么总是喜欢把格点打开，不伤眼么，要打开也行，改成其它颜色好不好

作者: 辉辉辉辉 时间: 2015-5-18 11:13
俺也在学习。。。。

作者: xiesonny 时间: 2015-5-18 12:36

longzhiming99 发表于 2015-5-18 10:093 w+ N D7 S6 ~3 G) m9 ]0 A7 z
为什么总是喜欢把格点打开，不伤眼么，要打开也行，改成其它颜色好不好

有道理，还是关掉好看，或者换格点颜色

作者: Aiby2015 时间: 2015-5-18 23:26

xiesonny 发表于 2015-5-18 12:36- v. U& D* o' B% `, t
有道理，还是关掉好看，或者换格点颜色

好~我试试

作者: Aiby2015 时间: 2015-5-18 23:26

辉辉辉辉发表于 2015-5-18 11:13$ j3 a/ }6 W4 {$ R0 T/ b$ c j5 u
俺也在学习。。。。

一起一起

作者: Aiby2015 时间: 2015-5-18 23:33
今天画个9013封装，焊盘老师调不出来。后来发现是因为我的封装文件没放在有焊盘的文件夹里（路径什么的我都设置好了，就是不出来~），其实我觉得这是破解软件偶尔有的错误，个别例子，不知道你们有么？

今天收集的：

测量方法。

最近用Verilog ，这是什么原因？

打开seasion log(记录窗口).PNG (110.56 KB, 下载次数: 0)

作者: Aiby2015 时间: 2015-5-19 23:56

开始我的第一块cadence设计文件~

作者: jacekysun 时间: 2015-5-20 08:38

作者: Aiby2015 时间: 2015-5-20 23:51

作者: Aiby2015 时间: 2015-5-25 10:59
前几日有考试~

作者: bingshuihuo 时间: 2015-5-25 11:04

Aiby2015 发表于 2015-5-16 14:179 E/ I: M$ j) S& [5 T) M
焊盘制作各层介绍：8 |: ~, p3 L: f/ S% X v

) k3 ^. j) y# w8 m. c7 M8 Zsilkscreen top:是字符层，一般称顶层字符或元件面字符，为各元器件的外框及名称标 ...

写的很不错!!!!!!!!!!!!
实际学习就是这样
多练习就会了

作者: Aiby2015 时间: 2015-5-25 11:05
最近在试着画个图：! {" P5 O6 j0 P5 {

然而，遇到个问题，我在orcad中连好的电源和地，在allegro中却没有连接在一起，有大神能告诉我一下么？网上说要把VCC_BAR改成VCC就可以了，我还没有试。
* \* }: E' c! ^, K- s8 t( q2 t, A

暑假要出去实习，大神们有什么建议？

作者: Aiby2015 时间: 2015-5-25 11:06

bingshuihuo 发表于 2015-5-25 11:04- M7 H& z9 d, j" x4 J
写的很不错!!!!!!!!!!!!
3 M" t0 [. U5 R2 Y* @实际学习就是这样
3 _& _ q' `( V" Y% F! D2 k多练习就会了

恩恩，我慢慢来~

作者: Aiby2015 时间: 2015-5-25 11:17
今天在网上收集的一些资料，大家可能不需要~实在太基础了~~~~~然而对于我并非如此：
9 L+ o$ A9 r5 ]4 ~1 S( a; oVCC、VDD、VEE、VSS的区别$ i) e; \" @7 e. Z6 H" _5 B
7 {3 [% j3 X7 o7 \

; v! {  r) d/ v+ [: A: B  ]　　电路设计以及PCB制作中，经常碰见电源符号：VCC、 VDD、VEE、VSS，他们具有什么样的关系那?
. T4 o2 P/ B: @: y% E& w　　一、解释
/ l! ^% {/ |$ }. w! n　　VCC：C=circuit 表示电路的意思, 即接入电路的电压" L. G  d7 @5 P
　　VDD：D=device 表示器件的意思, 即器件内部的工作电压;" d; f) G/ A3 T; U5 l" y
　　VSS：S=series 表示公共连接的意思，通常指电路公共接地端电压- N6 a) w7 A- ^+ W& l1 t
　　二、说明7 }  N+ A: t$ i
　　1、对于数字电路来说，VCC是电路的供电电压,VDD是芯片的工作电压(通常Vcc>Vdd)，VSS是接地点。# C& @' G2 |. ^1 g  i' }( r
　　2、有些IC既有VDD引脚又有VCC引脚，说明这种器件自身带有电压转换功能。  b* j* Y8 `$ C8 |& _
　　3、在场效应管(或COMS器件)中，VDD为漏极，VSS为源极，VDD和VSS指的是元件引脚，而不表示供电电压。
. M0 P6 p# D) a3 |) h% g/ u　　4、一般来说VCC=模拟电源,VDD=数字电源,VSS=数字地,VEE=负电源
. @( P  P1 |3 p0 o2 ~　　另外一种解释：
# h3 |& J, }/ D/ c% @+ ~  @- N# _　　Vcc和Vdd是器件的电源端。Vcc是双极器件的正，Vdd多半是单级器件的正。下标可以理解为NPN晶体管的集电极C，和PMOS or NMOS场效应管的漏极D。同样你可在电路图中看见Vee和Vss，含义一样。因为主流芯片结构是硅NPN所以Vcc通常是正。如果用PNP结构Vcc就为负了。荐义选用芯片时一定要看清电气参数。.
0 j- Z( j" w# q5 Z! l$ q+ ]# j6 N　　Vcc 来源于集电极电源电压, Collector Voltage, 一般用于双极型晶体管, PNP 管时为负电源电压, 有时也标成 -Vcc, NPN 管时为正电压.DSP交流网 DSP学习第一论坛 DSP技术应用与推广平台 DSP开发服务平台
, e" d0 K* b4 ^2 J2 p. M　　Vdd 来源于漏极电源电压, Drain Voltage, 用于 MOS 晶体管电路, 一般指正电源. 因为很少单独用 PMOS 晶体管, 所以在 CMOS 电路中 Vdd 经常接在 PMOS 管的源极上% W% a& j, T5 u& l, o
　　Vss 源极电源电压, 在 CMOS 电路中指负电源, 在单电源时指零伏或接地.9 n# x% d+ r! m9 e
　　Vee 发射极电源电压, Emitter Voltage, 一般用于 ECL 电路的负电源电压.
% I5 z( E( c1 p  D3 Y# h1 U　　Vbb 基极电源电压, 用于双极晶体管的共基电路.DSP交流网 DSP学习第一论坛 DSP技术应用与推广平台 DSP开发服务平台! E7 E$ I. y2 I- G- K
　/*******************************************************/' H. e) ]0 c+ c; L$ e$ b1 b/ Z
　　单解：) m. |& o" L( e" e
　　VDD：电源电压(单极器件);电源电压(4000系列数字电路);漏极电压(场效应管)
( c+ a! M4 b* \0 e　　VCC：电源电压(双极器件);电源电压(74系列数字电路);声控载波(Voice Controlled Carrier)$ G3 j2 ?1 Q" h3 z/ @" j: Z( C
　　VSS:：地或电源负极
' \. M! e: k7 B6 U1 Z8 l2 C9 k* V; m　　VEE：负电压供电;场效应管的源极(S)& O( f1 B* X8 Z0 d' c  S" O9 b
　　VPP：编程/擦除电压。/ O% N% j9 a/ s
　　详解：- g9 l& Q1 p8 r' m' M/ u- J
　　在电子电路中，VCC是电路的供电电压, VDD是芯片的工作电压：$ T. V; e. I4 t$ j/ A+ T
　　VCC：C=circuit 表示电路的意思, 即接入电路的电压， D=device 表示器件的意思, 即器件内部的工作电压，在普通的电子电路中，一般Vcc>Vdd !
6 \0 E6 n+ P# Y' A　　VSS：S=series 表示公共连接的意思，也就是负极。
0 U3 J- e3 M1 R& I　　有些IC 同时有VCC和VDD，这种器件带有电压转换功能。
. G# |( G5 f4 L- H- d　　在“场效应”即COMS元件中，VDD乃CMOS的漏极引脚，VSS乃CMOS的源极引脚，这是元件引脚符号，它没有“VCC”的名称，你的问题包含3个符号，VCC / VDD /VSS，这显然是电路符号。
) |9 u3 m4 B) \5 v) v

作者: jacekysun 时间: 2015-5-25 11:38

作者: 水滴石穿 时间: 2015-5-25 16:42

jacekysun 发表于 2015-5-25 11:38

楼主用的哪个版本的软件，可否发我一份。我也想学allegro，一起学啊。前几天下了cadence-spb.15.7,没有破解成功呀呀呀。谢谢

作者: Aiby2015 时间: 2015-5-26 23:21

以上是我电源的参数，但是没在allegro里有电器连接，GND倒是能正常连接了，就差vcc

作者: Aiby2015 时间: 2015-5-26 23:22
有知道原因的么？

作者: Aiby2015 时间: 2015-5-26 23:23

水滴石穿发表于 2015-5-25 16:42- q6 F' V$ }7 p. v" V
楼主用的哪个版本的软件，可否发我一份。我也想学allegro，一起学啊。前几天下了cadence-spb.15.7,没有破 ...

我用的是16.6的，下面是连接~链接：http://pan.baidu.com/s/1ntl7if3 密码：4yal 一起学习吧~~

作者: Aiby2015 时间: 2015-5-27 09:28
今天找到了上面问题解决的方法，首先我在网上看到人家的标记方法：
4 {6 }# j* O3 `1 n/ ^5 {

按照这样的标记就能有电器连接，而我之前的标记方法就不成！
) n; |2 E1 C$ Q( a

为什么标记vcc5v不行，然而标+5v就可以？我觉得是不是我的软件问题呢？没所谓，现在所有线都连上了。

今天笔记:生成元件清单，选择dsn文件——》bill of materials

生成元件清单.png (97.45 KB, 下载次数: 0)

下载附件保存到相册

2015-5-27 09:20 上传

6 h& {6 z3 f& c0 z* O就是不知道肿么打开。

QQ拼音截图未命名.png (119.15 KB, 下载次数: 0)

作者: bingshuihuo 时间: 2015-6-1 22:30
俺也在学习。。。。

作者: Aiby2015 时间: 2015-6-3 08:26

bingshuihuo 发表于 2015-6-1 22:307 i% E0 I9 z" J) Q3 {, L
俺也在学习。。。。

一起一起~

作者: flyheart 时间: 2015-6-3 10:03

Aiby2015 发表于 2015-5-27 09:28
' b- s( B2 k9 x4 P今天找到了上面问题解决的方法，首先我在网上看到人家的标记方法：) B4 [' h. ]5 x& y* o1 J5 x

6 Q4 t$ g* W G: m) s& c$ n& }按照这样的标记就能有电器连接，而我 ...

我试了。没有问题

作者: Aiby2015 时间: 2015-6-3 11:18
然而我的不行~真不知道为啥

作者: Aiby2015 时间: 2015-6-3 18:05

感谢网友推荐的书~~~

作者: tanxijun0870 时间: 2015-6-5 17:07
抽烟的娃，还一本正经的学这个，赞

作者: Aiby2015 时间: 2015-6-6 10:07
开始布线~

作者: Aiby2015 时间: 2015-6-6 10:08

tanxijun0870 发表于 2015-6-5 17:076 B, Q$ k, R* m
抽烟的娃，还一本正经的学这个，赞

今天开始戒了~话说工科男谁没这嗜好~

作者: jacekysun 时间: 2015-6-6 10:11
good

作者: Aiby2015 时间: 2015-6-6 10:12

jacekysun 发表于 2015-6-6 10:11+ V* Y; q* e5 ~" G
good

你这ID好熟悉！

作者: Aiby2015 时间: 2015-6-8 10:45
求助~~我之前把电源网路隐藏了，由于想手工做板，只能是双面板，所以我想把之前隐藏的电源网络显示出来，这样好布局点，but我现在不知道该选哪个显示~~~% f8 g/ {! @/ h/ F+ H, m% E+ i. b/ A

作者: Aiby2015 时间: 2015-6-8 10:47

bingshuihuo 发表于 2015-6-1 22:30) N# `. b- r8 y7 }9 L
俺也在学习。。。。

不对啊你都4级了

怎么可能才学

作者: Aiby2015 时间: 2015-6-8 11:14
Allegro16.6约束规则设置详解

Allegro16.6约束规则设置详解.pdf (5.19 MB, 下载次数: 32)
今天网上收集到的觉得挺实用

作者: somexu 时间: 2015-6-8 12:28
超級贊的帖子

作者: Aiby2015 时间: 2015-6-9 01:47

somexu 发表于 2015-6-8 12:28
$ o9 K) t' J2 V* T- f+ i超級贊的帖子

就是记录罢了～希望指正
世界那么大，我想去看看。我带上你，你带上钱，你一定要带上钱啊！

作者: Aiby2015 时间: 2015-6-9 11:03
求助：今天铺铜，我知道我自己规则没设置好，所以出现了很多错误，问题来了。。我不知道肿么设置规则啊~~那些选项我都不知道什么意思！！！
* h/ D9 u* b! Z% x3 j1 \% b

作者: Aiby2015 时间: 2015-6-9 11:10

Aiby2015 发表于 2015-6-8 10:45* Z; g+ S% d( @6 S: T
求助~~我之前把电源网路隐藏了，由于想手工做板，只能是双面板，所以我想把之前隐藏的电源网络显示出来，这 ...

这个问题解决了，就是在edit里把飞线的隐藏属性去掉就ok 了。

作者: Aiby2015 时间: 2015-6-10 11:01
LISTING: 1 element(s)

         < DRC ERROR >

  Class:          DRC ERROR CLASS
  Subclass:       TOP
  Origin xy:    (2096.00 2275.00)
  Constraint:    Line to Shape Spacing
  Constraint Set:  DEFAULT
  Constraint Type: NET SPACING CONSTRAINTS

  Constraint value: 10 MIL
  Actual value:    0 MIL

  - - - - - - - - - - - - - - - - - - - -
  Element type: SHAPE
  Class:          ETCH
  Subclass:       TOP

  On a Dummy Net

  - - - - - - - - - - - - - - - - - - - -
  Element type: HORIZONTAL LINE SEGMENT
  Class:          ETCH
  Subclass:       TOP

  part of a connect line
  Part of net name: TXD

segment:xy (2096.00 2275.00) xy (2203.00 2275.00) width (10.00)

  - - - - - - - - - - - - - - - - - - - -
这是错误信息！

作者: Aiby2015 时间: 2015-6-11 02:36
今天突然想出去走走所以打算明天出去浪浪课就先不上了～

作者: Aiby2015 时间: 2015-6-13 21:37
上几张前提出去浪的照片希望大版不要删帖，大家有兴趣可以去看看，是桂林龙胜的龙脊梯田。我真不是水。。。（还有我前面敷铜的问题真没人愿意帮小弟解答么~~~~~）

作者: Aiby2015 时间: 2015-6-13 23:58

怎么这么功利呢！！~~

作者: Aiby2015 时间: 2015-6-15 20:10
解决了，原因是我负片敷铜了！

问题解决了就好~感谢网友啊！
铺铜问题~求助
https://www.eda365.com/thread-109815-1-1.html
(出处: EDA365电子工程师网站)

作者: Aiby2015 时间: 2015-6-16 17:32
今天在准备出光绘文件的时候才发现我没把所有文件翻到top层来，我以为只要元件边框是top层颜色就说明元件已经翻到top了。然而这样的想法并没有什么卵用。以后得在display中查看才行。
: {3 W5 n: N- T

作者: Aiby2015 时间: 2015-6-18 15:07
陆陆续续看了1个月左右的于博士视频，今天看完了。制版的大概步骤都走了一遍，从画原理图到allegro到出光绘文件
我现在想知道我下一步是要干嘛？不知道有没有大神能指点一下？我之前的想法是把我画的板子给做出来（手工）。
我最想知道的是我下一步该肿么做呢？新手很迷茫。求指导
下面是我成果：

temperature measurement.zip (9.29 MB, 下载次数: 4)

作者: 3dworld 时间: 2015-6-19 21:48
非常好啊，一点点的学习

作者: Aiby2015 时间: 2015-6-23 18:43

3dworld 发表于 2015-6-19 21:48, R q1 ^2 v' {' c7 o
非常好啊，一点点的学习

嗯嗯最近考试，没怎么花时间在上面

作者: lg2841 时间: 2015-6-24 10:33
不错，不过最好能在系统有条理一些

作者: Aiby2015 时间: 2015-6-24 19:16

lg2841 发表于 2015-6-24 10:33 Q7 k* Y# ^- ^& S
不错，不过最好能在系统有条理一些

好！

作者: Aiby2015 时间: 2015-7-6 00:35
这段时间因为考试加上发生了有些事情我要处理，所以有10天左右没有学习了。从今天开始继续记录。

作者: wtr_allegro15 时间: 2015-7-6 09:01
学习！！

作者: Aiby2015 时间: 2015-7-8 14:14
我打算做手工板所以需要将pcb打印到转印纸，可是我现在在allegro转印出来的pcb图铺铜部分并不是实心的，我担心会断路所以求大家帮帮忙。。。能解决么？

作者: Aiby2015 时间: 2015-7-8 14:14

wtr_allegro15 发表于 2015-7-6 09:015 t& p' A& k* ^0 y0 M
学习！！

哈哈我就是没事干瞎逼逼

作者: Aiby2015 时间: 2015-7-31 13:41
放假了，有几周没学习了。现在放假有点时间了。接下来我要继续学习我喜欢的东西，当然我也会持续在这里记录。因为我打算考研可能只有晚上的时间。
前面没花时间真是内疚。

作者: bingshuihuo 时间: 2015-8-27 20:03
没有关系只要加油肯定会做的更好

作者: Aiby2015 时间: 2015-8-27 22:42

bingshuihuo 发表于 2015-8-27 20:03: Q, O( B# u) ]8 Q) x
没有关系只要加油肯定会做的更好

恩好最近回家也没做但是我会坚持的

作者: Aiby2015 时间: 2016-3-28 15:49

我回来了！！！！ cadence我还会继续，现在大4 有创业的想法但是我认为对于自己喜欢的东西还是得继续学。前段时间因为考研，放下了cadence，现在我打算从新再来！考研当天出意外。。。。也就不提了。。。。

作者: Aiby2015 时间: 2016-3-28 15:56
之前就一直有和我一样的朋友问我怎么样预览cadence自带的封装，我在这里给大家总结一下。直接上图！

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