EDA365电子工程师网

标题: 请教：Allegro约束管理器中BUS添加NET失败。 [打印本页]
作者: george3166    时间: 2015-5-14 10:17
标题: 请教：Allegro约束管理器中BUS添加NET失败。
请教一个问题，烦请帮忙：1. 我在Allegro约束管理器(Constrain Manager)中添加一个BUS，如下图所示: 首先创建BUS:CLK_BUS_POST RD, 然后再把NET：CK0_C，CK0_T加入BUS中。5 y3 z! d+ l6 o+ ]8 t/ @5 w4 o

' {$ I! j5 k0 ]  K7 @6 D7 r2. 确认OK后，在此CLK_BUS_POST RD下显示的只是XNet： CK0_C，而没有成功添加NET：CK0_C，CK0_T？如下图所示。请问是什么原因导致的？谢谢！
* p6 p( n5 {! t ) ~3 v) y) D; y& s: n  I

. ]/ H5 P7 V8 O# j5 I$ z
( ^" c: ]  t/ W$ B2 K. J5 W
3 |/ B5 M! O5 ?, Q; S# m4 y% m
作者: kevin890505    时间: 2015-5-14 10:25
BUS不是随便创建的，BUS顾名思义总线，你在命名上必须符合总线规范。你可以建立一个class，这个是根据你需要的牟总分类依据来建立的，比如这一组都是时钟，都是复位，都是电源，都是需要走20mil宽度的，都是阻抗有50ohm需求的等等，自己想怎么分就怎么分
作者: george3166    时间: 2015-5-14 10:41
谢谢回复。您请看第二张图我也创建另一个BUS：CLK_BUS_PRE RD, 它就可以添加NET：CK_C,CK_T。
作者: dzkcool    时间: 2015-5-14 11:31
是不是XNet:CK0_C已经包含了这两个net？
作者: george3166    时间: 2015-5-14 13:47
dzkcool 发表于 2015-5-14 11:31
' t  d) A: U: j  h" \' y% W是不是XNet:CK0_C已经包含了这两个net？
0 }& D+ Q0 d3 N  m1 W/ Y
看起来是的，但是我不知道如何来改，我试过选中CK0_C 信号，然后Edit-->Properties，选择Delete Signal_Model，现象依旧。
5 ]2 ^, u9 e+ i; ^
作者: kevin890505    时间: 2015-5-14 17:24
george3166 发表于 2015-5-14 10:41) g- J  B3 D' q+ @' F& ~
谢谢回复。您请看第二张图我也创建另一个BUS：CLK_BUS_PRE RD, 它就可以添加NET：CK_C,CK_T。

- l9 e  a& J6 T那我理解错了可能，不过严格意义上来说，这种划分成class是比较科学的 ，当然，只是个人习惯。* B0 C3 H& U! R7 z) R& I4 B" N2 u
作者: dzkcool    时间: 2015-5-15 09:58
george3166 发表于 2015-5-14 13:47  k' o  w) j" L2 u- R# R
看起来是的，但是我不知道如何来改，我试过选中CK0_C 信号，然后Edit-->Properties，选择Delete Signal_M ...

4 s3 {6 \5 p! R, W) f  n9 _你要把XNet:CK0_C所接的分立器件模型去掉，而不是把这根信号的模型去掉。去掉分立器件模型后，这根Xnet也不存在了。
8 e4 K- Q. N" x
作者: george3166    时间: 2015-5-15 14:57
dzkcool 发表于 2015-5-15 09:58% `7 Z- V+ k' T% J( s/ R1 E
你要把XNet:CK0_C所接的分立器件模型去掉，而不是把这根信号的模型去掉。去掉分立器件模型后 ...

2 h& B9 d- V  j8 o( Q4 Z# k我把CK0_C接的器件模型更新就可以解决问题了。非常感谢！



欢迎光临 EDA365电子工程师网 (https://bbs.elecnest.cn/) Powered by Discuz! X3.2