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标题: DDR3仿真，基于A公司的SOC芯片仿真模型仿真出来的结果能否应用于B公司的SOC芯片 [打印本页]
作者: xfire    时间: 2015-4-20 13:54
标题: DDR3仿真，基于A公司的SOC芯片仿真模型仿真出来的结果能否应用于B公司的SOC芯片
向各位大神请教：7 X2 H; b  A5 S$ X6 j; W2 H

# ?: p1 N! }" R; [8 u假设A、B 两家公司的Cortex-A9 SOC都是兼容DDR3标准规范，PCB上用的同样地DDR3内存颗粒。用的都是同一个DDR3 memory IBIS 模型，由于A公司的IBIS模型可以获得而B公司的IBIS模型无法获取。, W" U) n3 ^% z$ ~8 E# I

+ Z8 L0 ^" ]8 g; `  R' b问：基于A公司的SOC IBIS模型仿真出来的约束规则能否直接应用于B公司的SOC的PCB 布局布线。换句话说，对于B公司的SOC仿真案例是否能直接拿A公司的IBIS模型来用，谢谢！$ t  K0 r3 w6 l+ _- u; N
作者: shark4685    时间: 2015-4-20 15:03
楼主，有个东西叫JEDEC..
作者: xfire    时间: 2015-4-20 15:43
shark4685 发表于 2015-4-20 15:033 x" Y5 z& L9 d+ r% o1 Q
楼主，有个东西叫JEDEC..

$ k. N! J' [% ?. a* ?不太懂大神指的是啥意思: ]: p5 _% m: L! u9 P3 _
作者: cousins    时间: 2015-4-20 16:04
DDR规范，所有的DDR通讯都是要满足这个规范的基本要求
作者: shark4685    时间: 2015-4-20 16:15
JESD79-3E.pdf (5.05 MB, 下载次数: 66)
' q6 W' I) ]2 Z! N- L- S' O" v6 T6 m) y
JEDEC DDR3 SDRAM Specification
7 v: ]+ p5 i/ d  O6 d, Y
作者: xfire    时间: 2015-4-20 16:19
cousins 发表于 2015-4-20 16:04
! g5 ?" U% V3 m) l) _DDR规范，所有的DDR通讯都是要满足这个规范的基本要求

. S# ?) h+ D: b3 B# _  u. l谢谢大神+ C3 {' \8 z& K& ]2 B: n+ j  i
作者: xfire    时间: 2015-4-20 16:19
shark4685 发表于 2015-4-20 16:153 ?# y: ]7 e: E6 c
JEDEC DDR3 SDRAM Specification
0 G  _+ U) B; ^5 \9 g
谢谢大神的资料，先研究下
0 q& N1 v) q2 M! x% H% x3 z% Z, t
作者: dzkcool    时间: 2015-4-21 09:16
结果可以参考
作者: xfire    时间: 2015-4-21 11:04
dzkcool 发表于 2015-4-21 09:16$ N6 }. O' `! }
结果可以参考
# i& l/ e: ?3 A$ U" \
谢谢杜老师
作者: 菩提老树    时间: 2015-4-21 12:47
如果单纯的讲模型的话，是不可以完全替代的，毕竟每一家的SIP设计是不一样的，这样参数就会有些差异
作者: xfire    时间: 2015-4-21 13:14
菩提老树 发表于 2015-4-21 12:47$ \3 B, R8 U( z' I4 Q* i- ^+ f
如果单纯的讲模型的话，是不可以完全替代的，毕竟每一家的SIP设计是不一样的，这样参数就会有些差异

8 R/ h5 I8 R0 w  z( ~解答的都是各大版主，真是受宠若惊，碉堡了
3 P* u7 B" p- A# a. s. X$ C/ Y
6 H8 V9 R5 Z$ C我的出发点是，在B公司的SOC没有仿真模型的情况下，通过仿真A公司的SOC得到的布局布线约束规则应用于B公司的SOC布局布线。
9 T, O) N+ n3 d5 o; y8 F5 h+ g5 \: }7 O* t( E  l7 D! o" U
例如A、B两家的SOC都是双核的CORTEX-A9，市场定位很接近。采用同一DDR3 SDRAM IC, DRAM 的拓扑布局一致的情况下，采用A公司的布局布线约束规则。
: D4 Y) G5 r+ B7 L" K8 b  x/ i2 w, t3 _1 V' Z& g4 U& @
小白莫怪，欢迎拍砖。: V' D  p& V% Y8 e$ y
作者: jomvee    时间: 2015-4-21 16:22
xfire 发表于 2015-4-21 13:14+ Y& C# @; F; P/ k# U7 Y; Y
解答的都是各大版主，真是受宠若惊，碉堡了
0 t: d  I# b, T; L1 a
5 t( N3 ~+ }1 Q我的出发点是，在B公司的SOC没有仿真模型的情况下，通过仿 ...

, |7 C/ f" t" b7 D& V$ }+ h说明各大版主平时工作都比较闲
& r% o: s+ j- [1 z8 Z3 s1 B) B# H# T4 |% L1 z
DDR3总线要求满足相关标准，不同公司提供的IBIS基本上差异不大吧，否则就不准确，包括电压幅度\VI\VT曲线，这样说来，仿真结果可以参考，但时序上的分析可能就不一定了，一是封装形式是否一致的问题，二是时序余量严苛，些许差异可能导致不同的设计指导意见。! j6 k/ g) C/ @. ?: g( V
作者: xfire    时间: 2015-4-21 17:01
jomvee 发表于 2015-4-21 16:22
4 f3 I" y4 c3 p* T. [说明各大版主平时工作都比较闲
4 n1 D: l6 u3 R2 \
$ ^( B" `4 c! {; t* Y6 e( L+ M$ F& pDDR3总线要求满足相关标准，不同公司提供的IBIS基本上差异不大吧，否 ...
8 o: R! u6 p$ q( C( W+ A  x
cool. R! q2 ~* j: ~0 L
作者: www860077    时间: 2015-4-23 09:30
要看A B公司他们DDR的Controller和PHY使用的IP是否一样，Die上的DeCap是否相同，封装的设计是否类似，这些对结果有很大的影响
作者: xfire    时间: 2015-4-23 09:38
www860077 发表于 2015-4-23 09:30
* i) {3 N2 j7 G, [' ]7 l1 p+ x要看A B公司他们DDR的Controller和PHY使用的IP是否一样，Die上的DeCap是否相同，封装的设计是否类似，这些 ...
( ^6 e4 v; t9 X* B# H' F  Q
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作者: JOBS    时间: 2015-5-12 16:02
赞xfire
作者: xfire    时间: 2015-5-13 01:09
JOBS 发表于 2015-5-12 16:020 G  g# H& `, |# Q: [( Q+ _
赞xfire
2 V# e( L( u9 c& x& L$ X. x
谢谢   O(∩_∩)O~
作者: kuochiang    时间: 2015-5-20 08:51
感謝分享~~
作者: kuochiang    时间: 2015-5-20 08:52
感謝分享~~



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