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标题: 关于DDR设计的一些疑问 [打印本页]

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作者: 田园青山    时间: 2015-4-16 15:58
标题: 关于DDR设计的一些疑问
各位看官：
      近日闲来无事，又做了一下三星S3C6410的设计，在DDR部分的硬件开发指南中有下面这么一段话：
" l# C, y4 a' ~数据信号包括DQ，DQM，DQS信号，共分了四个组。
同一小组的信号的长度匹配必须在1.5mm（约60mil）以内，并且尽量在一个信号层内走线，如果同一组的信号在不同的信号层内走线，必须进行PCB的层的阻抗匹配。
7 A% V. _2 ^. p( t0 S$ @* P! r
# Z" `% G' m& a" ?4 _" k" g5 P

数据信号	MASK信号	CLOCK
DQ[7:0]	DQM0	DQS0
DQ[15:8]	DQM1	DQS1
DQ[16:23]	DQM2	DQS2
DQ[24:32]	DQM3	DQS3

, C: ]9 f/ B% \9 }. ]4 ]因为是新手，所以产生了一些疑问：
2 c4 j# r, E2 p: D6 `1、按照上面的说法，我是不是可以理解：只要满足 “同组信号同层走线” 和 “等长控制60mil” 这两个条件，那么我就可以不做阻抗控制？
3 W9 V& l3 R* s2、DDR的阻抗通常我们可以看到两种：单线 50 Ohm  和  差分 100 Ohm。但是因为6410的pin间距只有0.5mm，即使封装中pad的值只做到0.2mm，那么出线宽度最大基本上也只能做到4mil而已，再加上板厚控制在1.2mm以内，这样一来，很难控制上诉阻抗。那么：
A、对于实在无法满足单线 50 Ohm  和  差分 100 Ohm的地方，阻抗是否可以做调整，比如调整到单线 60 Ohm  和  差分 120 Ohm？
& T: O4 R1 D# i  N: ^B、阻抗值是通过什么确定的？
3 Y# n. d: |8 P! o
跪求解惑！！！

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作者: jimmy    时间: 2015-4-16 17:23
1，必须控制阻抗。同时要同组同层走线，等长误差控制60mil
2 v1 ^* W- w$ b, p# Q+ ]: I/ u1 @
8 i2 d( r+ e$ ]$ a' S9 a7 Q5 Y2, A 可以。

* d, ^- R& I  D' Y8 o7 R# UB,影响阻抗有以下因素：线宽，板厚，铜厚，表面工艺，介电系数等。

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作者: flywinder    时间: 2015-4-16 18:11
楼主理解有误，走线不同层的时候，要做层的阻抗匹配，而非线的阻抗

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作者: 不再专业    时间: 2015-4-17 09:20
不管同不同层都要控制阻抗。BGA出线的位置如果线宽达不到要求可以很短部分进行不匹配（物理工艺限制没办法的事）

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作者: 田园青山    时间: 2015-4-17 10:16

flywinder 发表于 2015-4-16 18:11
6 w4 ?3 C4 y7 x, |楼主理解有误，走线不同层的时候，要做层的阻抗匹配，而非线的阻抗

这样一说俺就明白了，谢谢
6 p6 b% @: ~+ w# j+ ]+ K; G

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作者: 田园青山    时间: 2015-4-17 10:17

jimmy 发表于 2015-4-16 17:23
1，必须控制阻抗。同时要同组同层走线，等长误差控制60mil

4 y' B( Q0 u9 E3 h) t2, A 可以。

谢谢大师解惑，明白了
* W9 T% [* @  S5 z0 f

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作者: 田园青山    时间: 2015-4-17 10:18

不再专业 发表于 2015-4-17 09:20
不管同不同层都要控制阻抗。BGA出线的位置如果线宽达不到要求可以很短部分进行不匹配（物理工艺限制没办法 ...

谢谢指导
1 f" A7 F7 ^5 U1 \

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作者: cn_kingback    时间: 2015-4-17 10:53
学习了。

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作者: jxcrleo    时间: 2017-12-20 17:12

# Z0 A5 f7 t2 `; `学习了。

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