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标题: DDR3 地址线和数据线的时间差问题 [打印本页]
作者: jacksaon    时间: 2015-4-11 15:16
标题: DDR3 地址线和数据线的时间差问题
[img]file:///C:\Users\jacksaon\AppData\Roaming\Tencent\Users\924395265\QQ\WinTemp\RichOle\RZM1WVTAL2{E{K[EC[OJ37S.jpg[/img]0 }' o$ R2 f2 a0 _
公司已经成品的DDR3的布线长度，我做了统计,DDR3_ADDRESS 和 DDR3_CLK的时间差是-290ps,并不符合ZYNQ-7010手册上写的file:///C:\Users\jacksaon\AppData\Roaming\Tencent\Users\924395265\QQ\WinTemp\RichOle\B3@QZ_0@6(1~WY){7VK0V5J.png正负10ps. g) A' D5 o, c3 R
求解释- A/ E" q$ y& `% f' O/ \2 m! X

4 u& t* j% N3 z  r( H+ \( ]. y9 ~$ T* a% Z% R$ B) R" c
作者: littlepig    时间: 2015-4-11 17:08
图片上传失败哦
作者: zlpkcnm    时间: 2015-4-13 10:08
请问楼主是怎么DDR3_ADDRESS 和 DDR3_CLK的长度的。你是否有将芯片内部的长度加上。在做DDR3走线时候，每个信号的芯片封装内部走线长度需要计算在内的。
作者: jacksaon    时间: 2015-4-13 10:15
littlepig 发表于 2015-4-11 17:08
' [% y3 x2 f- [0 v/ x! D$ o图片上传失败哦
4 ?# Y+ L4 k6 ^" R1 n8 A
是的，比较失败2 ~9 U. A/ A5 n+ z) V6 |
作者: jacksaon    时间: 2015-4-13 10:16
zlpkcnm 发表于 2015-4-13 10:08
6 W+ `' m9 d9 A  e请问楼主是怎么DDR3_ADDRESS 和 DDR3_CLK的长度的。你是否有将芯片内部的长度加上。在做DDR3走线时候，每个 ...
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呵呵，已经解决了，，网页链接：http://bbs.ednchina.com/BLOG_ARTICLE_3022001.HTM。。。。需要注意的是端接电阻走线长度不需要考虑在内6 o- k* A* ?3 I0 M! ?9 Q! p) @; B




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