Ozgur Misman，Mike DeVita，Nozad Karim（安靠封装测试, 美国）
摘要：由于具有高密度布线能力和相对合理的成本，在特殊用途集成电路（ASICs)的倒装封装中使用叠积层式（build-up）有机基板非常受欢迎。典型的叠积层式基板包括核层和其双侧的高密度布线层（叠积层)。核层为封装提供所需刚度，其厚度可以是400μm, 600μm, 或800μm。新兴的无核基板技术去除了核层，可以提高布线密度，减薄封装，和获得更好的电气性能。
本文比较了8层有核与无核基板在31mm和900 锡球封装中的核心电信号传递网络(PDN)的性能。在50MHz到2GHz频域内，我们用矢量网络分析仪测得两路高频S参数以分析相应的PDN。测量与模拟结果十分吻合。另外，我们还在时域内模拟计算了PDN对瞬变电流的响应。
关键词:电信号传递网络; 无核基板; 倒装封装；叠积层式基板；电气性能
1 引言
集成电路的性能与优良的电信号传递网络设计联系紧密。电路延时和抖动很大程度决定于电源供应噪声的影响。核心逻辑电路中的开关电流通过核心电信号传递网络（Core-PDN)中的阻抗对电源完整性造成破坏，从而降低高速数字系统中的电气性能。
随着时钟频率的提高和工作电压的降低，电信号传递网络（PDN）所能接受的噪声范围持续缩小。这种趋势要求更加坚实可靠的PDN设计与分析以保证合理的系统性能。
电信号传递网络（PDN）阻抗对核心噪声的影响极大。决定PDN阻抗的关键因素包括：纵向互联阻抗，如穿孔，凸块，锡球，以及横向互联阻抗，如电源/接地配对面，它们的间隔，以及它们之间的介质材料特性，等。
典型的叠积层式基板的核层厚度为800μm和400μm，少量基板的核层厚度为600μm。为了达到PDN的性能要求，多核层结构可以用来提供交替的电源层和接地层来降低结构阻抗，虽然这会增加线路板的层数，复杂度和成本。
为了支持更薄的芯片，新一代电子产品，如平板电脑等，的芯片封装对薄核基板（<400μm)的需求增长迅速。无核基板是可行的解决方案，可以帮助减少封装的总体厚度，减少基板层数，和提高电气性能。这是因为无核基板去除了较厚的单个或多个玻璃树脂核层。图1（a)是典型的有核基板，而图1(b)是采用无核基板的薄型封装。
图1(a) 12层双核层叠积层式基板，封装厚度为1.712mm
图1(b) 12层无核基板，封装厚度为1.017mm
在一个典型的厚核结构中，较薄的叠积层（布线层）被对称置于厚核两侧，形成如3-2-3， 5-2-5， 3-4-3等叠积层式基板的封装。图2是典型的5-2-5基板结构的横截面。
图2 叠积层对称分布于核层的上下部，以保证含铜量平衡，从而提高封装的机械稳定性
核层上下部叠积层的对称结构平衡了基板中的金属百分比，可以保证较好的机械稳定性。但这种方法也可能在核层下部增加了多余的叠积层，因为经过核层上部的布线层，核层下部也许已无需额外的布线层了。大规模量产（HVM）基板的设计准则为25μm线宽/线距，这在典型的封装设计中已使核以上的单侧叠积层的使用足以满足微带线（microstrip）和带状线（stripline)结构的布线密度要求。无核基板技术去除了结构对称要求，而基板层数的减少也降低了封装成本，并提高了电气性能。另外，电源和接地层可以置于基板的任何部位，提供了额外的设计灵活性。
无核基板技术的主要优势可以总结为：
· 叠积层的灵活性
o 无需对称的叠积层结构
o 基板层数有可能减少
o 因为基板层数减少而导致成本降低
· 基板过孔尺寸减小
o 有核基板需要较大的电镀过孔来穿过较厚的核层。无核基板只需要微过孔即可穿过较薄的介质层。过孔尺寸的减小反过来又增加了布线密度
表1说明了典型的有核基板的电镀过孔和无核基板微过孔的相关尺寸相差很大。
表1 电镀过孔和微过孔对比，定位焊盘/钻孔
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o 由于可以灵活放置过孔且过孔变短，过孔之间的串扰减小2 A4 |' |" D0 h! c0 I
· 更薄的封装
o 金属层之间较短的过孔导致更小的寄生参数。表2是两种过孔的电感比较。
o 由于基板无核，PDN阻抗更小
o 更小的IR压降（IR-Drop）
o 更低功耗
o 可能无需使用去耦电容
表2 电镀过孔和微过孔自电感对比
2 探针测试
实验用的两种封装都是31mm，900颗锡球，和8层基板的倒装球栅阵列（fcBGA）封装。
为了测量PDN的阻抗，所需样品是裸基板。应用两路矢量网路测量仪（VNA）设置，探针被置于一对电源/接地凸块（bump）上。通过去除基板顶端的阻锡层，探针的放置有更大的灵活性，探针的间距不必局限于所连凸块的间距。图3指示了基板上的测试位置。
图3 两种测试基板样品的顶端测试方位 - 阻锡层已被去除
我们使用了安捷伦的8720D网络分析仪，其探针间距为250μm，接地-信号-接地探针阻抗为50 Ohm。矢量网络分析仪（VNA）的校验使用了标准开短路环路（OSLT）方法，测试频率范围为50MHz到2GHz。因为有多个电源/接地凸块对，电源/接地结构可以很容易在相应凸块测得。而PDN的阻抗可以用这种方法在芯片一侧的凸块位置上测得。对两种基板（有核与无核）而言，我们测试了相同位置上的电源/接地凸块对，如图4所示。
图4 探针测试电源/接地凸块对
$ Z: j) M4 E5 |* {所测量的两路S参数值可以转换成电源/接地平面对的阻抗值。方法见Istvan Novak的文章描述。
在准备测试样品时，基板的球栅阵列（BGA）一侧被涂抹上导电环氧树脂材料，如图5所示。环氧树脂材料对电源/接地焊盘在BGA一侧造成短路。这种方法通过短路阻抗测量，可以获得电源/接地平面对的环路电感值。
图5 导电环氧树脂对电源/接地焊盘在BGA一侧造成短路
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3 电源/接地结构的电性能分析
为了保证测试的可重复性而不至因生产误差造成太大影响，有核与无核基板的测量均采用了三个样品，样品A，B，和C，并在同一个位置进行了测量。除了测量之外，我们还用商业用三维（3D）软件如Cadence的PowerSI对相应样品测量做了模拟计算。封装设计数据可以直接导入3D模拟计算环境中，计算模型中还包括了基板中各种材料的材料特性。我们对测量结果与模拟结果进行了对比。
电源/接地结构的短路阻抗可以直接从VNA测量的读数中获得。针对有核与无核两种基板结构，测量结果与模拟结果对比如图6（a）和图6（b）所示。可以看出，测量结果与模拟结果高度吻合。
图7是有核与无核基板阻抗值的对比。
图6（a） 测量与模拟结果对比 - 有核基板
图6（b） 测量与模拟结果对比 - 无核基板
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图7 有核与无核基板阻抗的对比
很显然，在所测频率范围内，无核基板的阻抗要更低。当频率高于1GHz时，无核与有核基板间的阻抗差异更加明显。从短路阻抗的测试结果中可以算出环路电感，如图8所示。正如预测，无核基板的电感更小。这主要是因为电源和接地平面可以更紧密地耦合，同时高电感值的有核基板过孔被低电感值的无核基板中的微过孔所代替。无核基板的环路电感值约为75pH，而有核基板的环路电感值约为96pH。它们相差约为20%。
图8 无核基板的环路电感值比有核基板约低20%
4 核心PDN的时域分析
对系统工程师来说，核心电信号传递网络（Core-PDN）的电感或阻抗是一个重要的性能参数。但是，PDN性能优劣的判定最终由核心转换（core-switching）所导致的电源电压（VDD）管脚上的电压噪声所决定。通常，核心VDD能接受的电压噪声范围是5-10%。为了理解电压噪声范围，我们设置了一个简单电路，如图9所示。峰值电流为1.5amp的电流施加在芯片一侧，其线性缘变化率（edge rate）分别设为150psec和300psec。直流电压1.1V施加在封装的BGA球上。我们用商业用3D软件，如CadenceSpeed2000，进行模拟计算。在时域计算中，374个芯片一侧的电源或接地凸块彼此相连，而在BGA一侧，59个电源或接地锡球彼此相连。
图9 核心转换导致电压噪声的计算模型
施加电流的变化频率分别为1.33GHz和655MHz，它们分别对应150psec和300psec的缘变化率。电流在时域中的变化如图10所示。我们选择了两种不同的变化频率来评估核心PDN在“快速”（150psec）和“慢速”（300psec）条件下的响应。
图10 150psec和300psec激励电流被施加于基板的芯片一侧的凸块上。图中显示的是300psec激励电流
虽然我们选择一定的缘变化率和电流幅值来展示有核基板与无核基板的核心PDN性能差异，但在真实世界中，电流变化相当复杂，随芯片中晶体管的开合不断变化，并非一定是周期性的。在本项研究中，采用简单的开合方式的模拟计算已经足可以用于证明两种基板PDN行为的差异。
有核与无核基板对芯片上电流转换的PDN响应的模拟结果见图11（a）和图11（b）。
两种基板情况下，最坏峰值电压噪声比较见表3。
图11（a） 核心PDN对较慢缘变化率的响应
图11（b） 核心PDN对较快缘变化率的响应
表3 两种基板电压噪声比较
标称电源电压是1.1volts。因此，在有核基板的情况下，计算所得的最坏电压噪声是标称电源电压的+/-56%，而在无核基板的情况下，这个值为+/-9%。计算结果表明，当工作频率增大时，无核基板与有核基板相比，电压噪声的引入将大大减少，特别是当工作频率超过1GHz时。这种结果是可以预见的，这主要源于无核基板较低的PDN阻抗。
5 总结
本文从实验和模拟计算两个方面证实了无核基板技术的特出优势，特别表现在提高核心电信号传递网络（Core-PDN）的性能上。实验和计算结果都表明，无核基板设计极大提高了芯片应用范围，并能够获得更好的系统性能。无核基板可以使封装厚度减小，也可能减少基板层数，同时，还可以获得更好的电气性能，为满足下一代电子产品需求提供了有效的封装解决方案。
，导到封装工序难度增加。1 }$ T1 y4 a" G. Q5 ~. i