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标题: 千兆差分走线 [打印本页]
作者: 5503892    时间: 2015-3-6 14:11
标题: 千兆差分走线
本帖最后由 5503892 于 2015-3-6 14:11 编辑
4 n* I. @$ x+ I0 t5 K- {" [6 C# X% d/ E) h! S$ V, ^
        做了两款带千兆光口的产品，主芯片不一样，allegro中差分对设置一样，但其中一款在100%流量下有丢包，另一款正常。         将有问题的那款的时钟芯片换成精度更高的没用；
$ v. K! t3 L+ V) _        检查了差分对长度，有丢包的那款个别差分对+ -长度差高达100多mil，正常的那款+ -长度差最多80mil，不知道这个有没有影响？
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作者: jielove2003    时间: 2015-3-6 14:28
丢包严重吗？在没有100%流量下丢包吗？
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/ `. u# D( [* C2 N我觉得你的差分线没有完整的参考平面是原因之一。; f- f7 Q' ?0 k; g" N4 H
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作者: 中臣    时间: 2015-3-6 16:59
应该会有影响的，还要看spec要求多少
作者: everyday    时间: 2015-3-9 13:02
用示波器查看一下信号质量，用图形分析一下
作者: 东山郡谢    时间: 2015-3-9 13:58
建议测下眼图对比一下，设计时除了注意等长外还要考虑阻抗匹配，尽量少打过孔
作者: 撒加    时间: 2015-3-10 13:50
bottom层参考3.3V，建议检查3.3V的稳定性。
作者: zhdyx-008    时间: 2015-3-10 20:27
你说的等长是一个方面，一般相差不超过20mil, 另外就是你的差分信号没有完全参考一个电平，第三层有一段参考了第四层的1V，bottom层参考了3.3V，很容易受到影响的。 建议重新改一版试试，如果有示波器和TDR的话最好测测阻抗和眼图
作者: part99    时间: 2015-3-11 08:59
应该不是走线引起的，不过差分线正负能差100多mil也太新手了
作者: cwfang2013    时间: 2015-3-11 11:57
高速差分走线注意以下几个方面，等长，阻抗控制，过孔，周围走线
作者: kevin890505    时间: 2015-3-11 13:23
其实一般来说20-50mil都不会有问题，100没试过，你可以先看下眼图效果，如果眼图没太大问题在考虑等长，参考平面吧，还有那个1%精度的参考电阻，看看布局走线合理不。
作者: owencai    时间: 2015-3-11 14:55
mentor 公司给出的差分线一些建议，可以参考下！
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差分线.pdf

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作者: 5503892    时间: 2015-5-12 10:46
谢谢各位解答！丢包的原因是主芯片寄存器设置问题。。第一版的改了软件后测了100多亿无丢包
作者: zhdyx-008    时间: 2015-5-15 16:35
zhdyx-008 发表于 2015-3-10 20:27' O/ Y, O2 l& Q, X9 X$ j
你说的等长是一个方面，一般相差不超过20mil, 另外就是你的差分信号没有完全参考一个电平，第三层有一段参 ...

  U$ R0 t( T( M) C/ N7 |差分线虽然说抗干扰能力强，但是你这又是高速信号，高速信号没有一个大的完整的参考GND，信号质量是不太好的。 如果你们有或者可以借到高速示波器，可以让人帮忙测一下波形. T7 n( E& y  R, `" c1 V% T  N
作者: lize314    时间: 2015-5-15 17:26
zhdyx-008 发表于 2015-3-10 20:27
8 I% |  g4 P- q, u: F你说的等长是一个方面，一般相差不超过20mil, 另外就是你的差分信号没有完全参考一个电平，第三层有一段参 ...

% n3 \1 U1 N+ _! |差分线需要一个完整的参考平面，无参考平面或不完整，阻抗不连续，如果高速情况下这种差分线基本没用，得重新设计了。
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