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标题: 请教各位大侠，cadence HDL如何生成网表？ [打印本页]
作者: ayalcy    时间: 2015-2-25 09:46
标题: 请教各位大侠，cadence HDL如何生成网表？
cadence HDL如何生成网表？" ?6 M  ]; ?: k
怎样更新到PCB啊; Y7 T! ~6 A! E. j* y' |( m
) j6 a& C* x. o1 j  M, l7 x/ r+ ~" n

1 X/ d0 U+ M; R) A- h0 Q* E% \
作者: ACE_ASL    时间: 2015-2-25 10:24
在原理图中，file选项中export physical
作者: fishplj2000    时间: 2015-2-25 10:49
楼上正确
作者: ayalcy    时间: 2015-2-25 11:39
fishplj2000 发表于 2015-2-25 10:498 L2 I: u5 a, n0 {3 x2 v& _
楼上正确
% L$ P5 N' c; C  {  J& x; ]( _
那怎么调入啊，我们调网表一般就是第一方 第三方（TEL/TXT格式）啊* h# d0 k9 }' x6 ~; L
& N/ \9 k5 M5 `1 a! T/ i6 S
非常感谢！
( J- J/ H4 E$ r0 v: T+ s
作者: 风刃    时间: 2015-2-25 13:24
直接调用第一方网表，就是那个file-import-logic，选择那个packaged文件夹
作者: ayalcy    时间: 2015-2-26 09:01
风刃 发表于 2015-2-25 13:24
6 h, D' |) A# F% h6 R, E直接调用第一方网表，就是那个file-import-logic，选择那个packaged文件夹
" B' _# Q, P0 b% B
谢谢！1 [' g/ l& U  ^9 o




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