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标题: DDR3仿真 [打印本页]
作者: snsArvin    时间: 2015-1-5 10:27
标题: DDR3仿真
大家好，关于DDR3仿真，有些不解之处，请大家指导！7 e8 N# v: N: u) ?
1.DDR3时序余量怎么计算？3 q. S7 n& S  y6 O7 E1 s
2.下图中tIS(base)是个基值，标准上说：实际建立时间需要加上Δt，这个计算出来的总的tIS是DDR3芯片对建立时间的需求？还是实际电路的tIS？5 O+ @: B6 G* {( C! E1 L. f

) M! t. w9 H. `* H* U
  o( {  Z( O4 Z3 R2 x+ k8 X/ b) k6 R " x/ }' C! b, C* W  K
3.tIS有两个参考，AC150和AC175，到底用哪个？9 ^  L$ j& R& p) x0 m7 b; Z
作者: shark4685    时间: 2015-1-5 15:34
看本质，看信号的上升沿，上升沿快用严格的规范。上升沿慢用稍微宽泛点的。
作者: snsArvin    时间: 2015-1-5 15:47
shark4685 发表于 2015-1-5 15:34
4 ]1 ?4 M2 U7 |3 \- ^1 x4 d% U6 c  A看本质，看信号的上升沿，上升沿快用严格的规范。上升沿慢用稍微宽泛点的。

$ W$ j& p5 h& F; P+ g6 I谢谢版主，Slew rate的大小和tIS有直接关系吗？如果像下图这样，我认为不影响
' m- @, m) p' w/ x$ Z' D图中红线和黑线，我认为tIS都一样
2 _2 E. u6 o  J4 V5 P: p' _# L, N
7 C; V! t/ Z& j, M/ _ 5 w( N9 c; L. U& p  C. k& c$ A
作者: shark4685    时间: 2015-1-5 16:44
slew rate越大，相当于信号上升沿约小，所以时序上余量相当于变大了，对应标准就严格。
9 `% D5 [( c* A% n" ?' f; O6 ]
+ j* F9 s9 ?& d; g' Z, L4 ^& L  H/ h2 _# z1 q
作者: snsArvin    时间: 2015-1-5 17:27
shark4685 发表于 2015-1-5 16:446 e8 ^8 W9 o- P% D( L+ b) U/ N: R
slew rate越大，相当于信号上升沿约小，所以时序上余量相当于变大了，对应标准就严格。
! }4 v0 N+ k% s" W% s
在计算时序余量时，如何使用这个slew rate？
2 a+ @5 P3 w1 t# [- R2 w
作者: Coziness_yang    时间: 2015-1-5 22:16
计算Slew Rate主要是要看信号的质量，有的信号在上升沿上存在非单调，但有些信号是单调的，所以对于slew rate我们需要采用不同的计算方法。而对于时序裕量，我们需要看slew rate，因为slew rate的不一样，时间裕量的计算肯定也不一样。
作者: Head4psi    时间: 2015-1-5 22:18
1. 总的tIS是DDR3芯片对建立时间的需求？0 T3 |4 o  U0 p' I3 l" r5 Y% A
   是的，在 DDR3 pin 上所量到的 Setup time，要大于这个值 (tIS total)，多出来的就是你的余量。
( s2 z4 G' Y& }" u1 i6 U. _: E! \7 E8 R! ~' Z' a
2. tIS有两个参考，AC150和AC175，到底用哪个？% f- u' A9 t+ R
    都可以，但是选用 AC150 的余量会多一点，原因有历史因素，非三言两语可喻。
! ^. r. ]1 ]7 p0 ]
作者: shark4685    时间: 2015-1-6 08:35
想听听历时原因
作者: snsArvin    时间: 2015-1-6 08:37
Coziness_yang 发表于 2015-1-5 22:16
+ h. W3 t4 A) t% d& I& `计算Slew Rate主要是要看信号的质量，有的信号在上升沿上存在非单调，但有些信号是单调的，所以对于slew ra ...
9 O* D' S0 p# w+ M
您好，谢谢您给我解答，那么在计算时序裕量时，需要减去建立时间，那么是不是说这时候的建立时间需要用slew rate和AC175的基值一起来确定？
) A6 X/ w; J7 v  T2 y! G4 `# V
" q. c4 I: I0 g4 d9 S& v( M# G0 Y ( L6 f7 i/ L: V  K
# ^( D% c- a; _2 u% n9 O, V
作者: snsArvin    时间: 2015-1-6 08:40
Head4psi 发表于 2015-1-5 22:18
, R' F& Y+ B4 S; H1. 总的tIS是DDR3芯片对建立时间的需求？1 n- @: I, Q: {, o+ X7 L
   是的，在 DDR3 pin 上所量到的 Setup time，要大于这个值 (tI ...
. d  g" D8 R+ U: S
多谢您，那就是说要下面的数据算出DDR3对建立时间的实际需求，然后在实际的仿真波形上测量建立时间，和这个需求值比较，对吗？- D+ G3 J, v1 e: F0 d0 i
0 w. a. w; y7 m" h, v* x  l

5 M% H/ ?# a4 V! c$ X
6 S  D1 L, [# i
作者: cousins    时间: 2015-1-6 08:42
本帖最后由 cousins 于 2015-1-6 09:24 编辑 ! Z% R5 _3 N( z* g6 Y

6 P1 ?4 r$ {) A7 G- y1.tvb+tskew  tva-tskew   相位右偏为正，左偏为负  tvb为valid before 即理想DQ有效跳变前于strobe跳变的时间，tva为valid after，即理想DQ有效跳变后于strobe跳变的时间。skew为单根DQ允许的相偏* a# v1 [% K% [0 d/ V& a3 {
2.参考第一条可以知道，datasheet里为requirement。实际测的为tvb+tskew tva-tskew
$ q" `9 C) B+ d! n7 w+ [* w, }4 D3.AC175 AC150代表的是门限偏移，即AC threshold +/- 175mV或者150mV，与速率有对应关系，速率越高，AC threshold +/-越小。4 U/ s& E8 T5 T5 A) Z; g  [1 \7 }

; @1 o4 k( Q% |; `4 _8 E考虑到clk jitter及DQ skew的影响，slew rate取较大值为比较严格的做法，因为slew rate越大，最低要求的建立保持时间越长。
作者: snsArvin    时间: 2015-1-6 09:06
cousins 发表于 2015-1-6 08:42! ^: T0 d- }6 Y+ |
1.tvb+tskew  tva-tskew   相位右偏为正，左偏为负  tvb为valid before 即理想DQ有效跳变前于strobe跳变的 ...

# P' V$ n! l, U: _& [% c7 O时序余量是否可以直接从波形读取？
2 N, V7 r/ `5 p- }1 x) C( l
作者: cousins    时间: 2015-1-6 09:17
snsArvin 发表于 2015-1-6 09:06
; d( R5 L$ K# r8 P时序余量是否可以直接从波形读取？
) j7 l. X9 U7 r
不能，要抓取cursor后再做计算
; V+ r2 C+ e! }7 e+ Y! F$ _' e! `8 a$ y3 c
作者: snsArvin    时间: 2015-1-6 09:29
cousins 发表于 2015-1-6 09:17
) T/ ?  H. _/ d% \$ ]5 `不能，要抓取cursor后再做计算

& b" E+ i/ p# u* a: r8 u版主，您前面讲的余量计算：tvb+tskew ,tva-tskew，为什么没有减去建立时间？
) M( U( [6 [1 N+ {  Z
作者: cousins    时间: 2015-1-6 11:14
因为tvb+tskew就是实际的建立时间，减去datasheet中的requirement就是裕量
6 K1 H! f1 s/ k! jtva-tskew是实际的保持时间，减去datasheet中的requirement就是裕量& @! v) X9 ]4 \# g5 z, y
作者: snsArvin    时间: 2015-1-6 11:31
cousins 发表于 2015-1-6 11:14
, u4 R3 e, M3 B+ x; D因为tvb+tskew就是实际的建立时间，减去datasheet中的requirement就是裕量
) Y6 N- l* H  e; u' ^tva-tskew是实际的保持时间，减 ...
! K2 \5 L6 Q8 |% k6 w8 `- {
合格的标标准是余量大于0？6 D* z5 r5 m+ g& W7 d; p* l
作者: snsArvin    时间: 2015-1-6 11:33
cousins 发表于 2015-1-6 11:14- f3 [& _" [. X  g, ~9 S
因为tvb+tskew就是实际的建立时间，减去datasheet中的requirement就是裕量
; @4 y4 b: o; y: F$ e9 h/ ptva-tskew是实际的保持时间，减 ...
: [( _- |' T( D- F
版主，按道理，如果我设置好芯片内部DQ和Strobe的延迟，那么仿真出来直接就可以量出实际的建立和保持时间，再和要求的建立和保持时间比较不就可以了吗？% W! s! }. m; A/ Z2 u
作者: Head4psi    时间: 2015-1-6 12:48
多谢您，那就是说要下面的数据算出DDR3对建立时间的实际需求，然后在实际的仿真波形上测量建立时间，和这个需求值比较，对吗？6 h# Y7 W' s4 b1 w

" t0 S2 f. Q% a对，仿真波形可测量出你的設計的 setup time，把它与規格 tIS 比较，多的就是余量。
作者: snsArvin    时间: 2015-1-6 12:59
Head4psi 发表于 2015-1-6 12:481 @, H2 P, s% S1 x
多谢您，那就是说要下面的数据算出DDR3对建立时间的实际需求，然后在实际的仿真波形上测量建立时间，和这个 ...
  N# B, u. `' F7 o& l0 @* ^
但是这怎么理解？为什么slew rate越大，setup和hold的margin（裕量）反而会越大？按照公式算下来，slew rate越大，需要的建立和保存时间就越大，那么裕量该减小才是
+ ]) s8 d* Z) f* M. b0 J3 D; [6 F
, |# s* }1 k9 f7 d! n9 B& N
作者: Head4psi    时间: 2015-1-6 13:05
#8 想听听历时原因。
# J# z) Z7 }3 G4 g( k1 u0 V
$ C, ^7 q) }, ]! M0 i( ~: H# W/ h当初由 AC175 想降到 AC150 规格时，DRAM 供应商提出因为幅度降低相望控制器端多留些余量，所以由AC175 转 AC150时除了电位平移的 25 ps 外，又多要求了125ps ，例如 DDR3-1600 由 45 增加 到 170 Ps 。
' D0 a& a0 f! x5 o9 y6 z5 q0 X" z# P' G6 A; J+ V7 ~# ^) C
所以之前我在 #7 说反了，对系统设记者而言，可以选 AC175 规格比较有利，在此一并更正。0 n4 g8 o% J3 W% g
4 X5 @2 A7 J. Y/ r; n
作者: snsArvin    时间: 2015-1-6 13:38
Head4psi 发表于 2015-1-6 13:052 s- N0 ^0 k- _! v
#8 想听听历时原因。
" F% b! m" k' s/ c9 @( A& ?0 o
+ V& {" `0 ~" Q$ v) Y( u当初由 AC175 想降到 AC150 规格时，DRAM 供应商提出因为幅度降低相望控制器端多留 ...
& @$ P% E" b) l* z$ n' z3 B7 O* i
怎么解释slew rate越大，需要的建立和保持时间越大？) T" A2 p2 v. ]
作者: Head4psi    时间: 2015-1-6 15:10
怎么解释slew rate越大，需要的建立和保持时间越大？
4 P! T, T" T+ H; j0 o
5 z: x4 e. B: w上述这句话不知你如何下此结论？  c- n1 H0 G: `' q
实际看 Timming 是 Clock 与 Data 相对的，Clock 的 Slew rate 快 (短时)，则电路的data valid 较快，所以规格给值较小。返之，若是 Data 的 Slew Rate 变快，电路的 data valid 一样快，但是量测点后退了 ，所以规格给值要变大。仔细推敲 derating table 可知一二。
作者: snsArvin    时间: 2015-1-6 15:26
本帖最后由 snsArvin 于 2015-1-6 16:00 编辑
# S! T9 |( G0 J1 u! I
Head4psi 发表于 2015-1-6 15:10: Y6 E! J5 [+ `; L
怎么解释slew rate越大，需要的建立和保持时间越大？
7 l' Y0 K, J) y; s/ k8 a' y+ ]
上述这句话不知你如何下此结论？

! U$ d& v7 |8 S. P6 u下面这张表可以看出，如果时钟slew rate不变，则地址/命令的slew ratr越大，derating就越大啊，那么基值加上derating不就越大吗？那不也就是要求的建立和保持时间越大吗？
  V. J2 @8 v- U9 v- ^% u* o9 i

image.jpg (102.22 KB, 下载次数: 0)

image.jpg
作者: Head4psi    时间: 2015-1-6 16:21
CK 不变，地址/命令的slew rate 越快，量测点越后退 (量到的眼寬增加了)，所以要求的 Total tIS 变大。
作者: snsArvin    时间: 2015-1-6 17:55
Head4psi 发表于 2015-1-6 16:21
% j9 K% ]- M3 |CK 不变，地址/命令的slew rate 越快，量测点越后退 (量到的眼寬增加了)，所以要求的 Total tIS 变大。
- N& w. F0 D2 y
我在琢磨琢磨，谢谢了！
6 [* X! z* z1 ?: W
作者: bingshuihuo    时间: 2015-1-9 08:38
不错  这样讲的话 很多东西都可以做的很好的
作者: Colin_SI/PI    时间: 2015-1-27 18:18
DDR3的时序参数是基于标准负载测试的! T5 ~" @' @6 j8 p2 \$ C
7 O! ^* |; z+ i% S* G7 T
) B) i1 }6 i; `& ]8 S
实际负载不可能标准 所以波形有差别，负载过重过轻 等都会造成影响% h& ~1 E8 Q$ J* D  H
飞行时间偏移，包括芯片内部的逻辑偏移，buffer偏移，和PCB上走线的偏移
/ {8 o& w4 J8 n, l2 u9 v实际时序计算时要以接标准负载和实际负载计算飞行时间偏移- x& x  j- x7 I
DDR3的规范规定计算时序都要考虑derating
' t" q8 z0 Q! I+ p8 ?$ G
& E4 ~1 y8 ]5 d
作者: leeping2d    时间: 2015-1-27 19:17
觉得你们说的好高升啊，不懂
作者: raytingg    时间: 2015-2-1 01:15
5 ?4 K9 l  h" u- x/ c
正需要 谢谢
作者: snsArvin    时间: 2015-2-5 08:57
Colin_SI/PI 发表于 2015-1-27 18:18/ s. \4 I  a$ i" V- }$ U
DDR3的时序参数是基于标准负载测试的

  [+ \( e8 j, @谢谢，关于slew rate和建立保持时间的关系，我还是不太明白：为什么slew rate越大，需要的建立和保持都会变大？# U) O5 U1 O8 Z7 C7 S3 U$ p  |! i
作者: snsArvin    时间: 2015-2-5 09:31
shark4685 发表于 2015-1-5 16:442 O% x! ?. V$ Z5 C( Z' L9 R
slew rate越大，相当于信号上升沿约小，所以时序上余量相当于变大了，对应标准就严格。

: J2 y9 g, h7 x4 ~6 t版主，还得麻烦您下，这个问题我还是没太想明白。
* j; L! g5 T8 Z! ], i+ y5 wslew rate越大，相当于信号上升沿越小，这好理解$ l: D, U) \, ^6 ^+ n
但是，时序上升余量变大，这怎么理解？余量大了不是更好么，怎么会要更严格的标准？9 \$ B! Z0 |" k7 F1 n4 W
谢谢！！！' K2 ]% m& A1 k6 G
作者: raytingg    时间: 2015-2-21 10:09
好詳細..感恩
作者: raytingg    时间: 2015-2-23 03:58
! H6 N+ [" [- b$ x! Q
谢谢
作者: abgyqolt    时间: 2016-8-19 15:14
学习了 谢谢
作者: linbanyon    时间: 2018-6-13 09:46
谢谢



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