EDA365电子工程师网

标题: DDR3的地址线的上拉电阻需要做等长设置吗？ [打印本页]
作者: lzwandny    时间: 2014-11-21 23:28
标题: DDR3的地址线的上拉电阻需要做等长设置吗？
看到别人的约束里好像没有设置，不知道要不要设置？
作者: cousins    时间: 2014-11-22 09:33
不需要  你要等长也没错
作者: lzwandny    时间: 2014-11-22 12:23
cousins 发表于 2014-11-22 09:33
4 _' l7 O- e5 P" {4 |4 }( _不需要  你要等长也没错

4 d5 P' B0 t+ {* |( L" e4 h+ @! u那这个上拉电阻走线的长短有要求吗？感觉太长了不好啊
' a8 @- f7 ?* A2 H
作者: cousins    时间: 2014-11-22 12:45
不是有种功能叫做write leveling吗，多和软件沟通沟通。
7 f+ l( ]) _$ N- ?若为daisy chain，则最远的ddr和clk做下长度控制，不要超出clk长度300mil以上。
8 @3 R1 }% A5 `# p6 c( }若为T chain，全部都可以做不超过clk长度300mil以上的控制。' M) X5 ^3 R5 V7 \: C! y
至于等长，2T没你想得那么严格，1T你就以卡在100mil以下。
作者: Coziness_yang    时间: 2014-11-22 21:11
cousins 发表于 2014-11-22 12:45* e8 F$ X3 ?3 h* \, ^9 p' W, g
不是有种功能叫做write leveling吗，多和软件沟通沟通。
. |' ]! r% o$ M3 B) G4 `若为daisy chain，则最远的ddr和clk做下长度控制 ...

9 x' u" T0 V6 k. |- c! H$ {在这里不能用一个绝对的数值来表述，要看Leveling的能力，即算法问题，还有就是要看你设计的DDR3的信号速率，一般都是看leveling的调几分之几的CLK。所以这个才是决定你可以设计的skew是多大。
作者: cousins    时间: 2014-11-24 10:51
Coziness_yang 发表于 2014-11-22 21:11) S; T3 Y3 q) \( e
在这里不能用一个绝对的数值来表述，要看Leveling的能力，即算法问题，还有就是要看你设计的DDR3的信号速 ...
, ?) O& m% q% g: S4 j  H
那不如仿仿看，我所说的规则能不能满足你的大部分controller和ddr3的skew要求。
/ p$ f" D2 @* I9 N* n4 O
4 U8 V4 a) w: d
作者: Coziness_yang    时间: 2014-11-24 22:47
cousins 发表于 2014-11-24 10:51
- J& E0 r& \; ]( T8 w7 E那不如仿仿看，我所说的规则能不能满足你的大部分controller和ddr3的skew要求。

1 h) H5 i! m3 b7 k4 U# h* n6 Q! v300mil的skew就相当于51ps，而对于DDR3的1600Mbps的信号线来说，CLK的周期是1.25ns，所以对于300mil的来说还是没有问题。但其实在实际的DDR3绕线时，我们的设计基本是等长，基本放在100mil以内。; u$ o" ^" e2 ?( ?9 T
作者: 菩提老树    时间: 2014-11-25 08:43
尽量短点，在300mil以内会好点，VTT以拉线的形式做，不用铺平面
作者: sbitxihc0616    时间: 2015-1-12 08:40
放在最后一边DDR那里，最好做等长
作者: shark4685    时间: 2015-1-13 09:54
短短短
作者: ljt120    时间: 2015-1-13 19:13
末端匹配电阻，就是一个端接。和时序没有多少关系。不用作等长，但是有长度要求。走线越长，端接效果越差，一般要求500mil即可。



欢迎光临 EDA365电子工程师网 (https://bbs.elecnest.cn/) Powered by Discuz! X3.2