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标题: Pspice仿真中分段线性信号源设置问题 [打印本页]

作者: RONDO7174 时间: 2014-10-10 17:28
标题: Pspice仿真中分段线性信号源设置问题
请问大家有谁用过Pspice中的分段线性信号源（VPWL）模块，我现在碰到这样的问题：发现VPWL模块只能支持10个分段，也就是时间只能是从T1~T10，超过了之后就是无效的。但是在实际的仿真中需要的段多于10段，这样的话该怎么样设置？或者说是这个模块最多只能支持10段？？
希望有用过的解答一下。

作者: ricky_qinzk 时间: 2014-11-21 13:54
使用VPWL_FILE试试

作者: ricky_qinzk 时间: 2014-11-21 13:55
使用VPWL_FILE试试

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