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标题: ARM+DDR六层PCB，附件是原图，请高手前来指点！！ [打印本页]

作者: w5555456 时间: 2014-8-2 22:31
标题: ARM+DDR六层PCB，附件是原图，请高手前来指点！！
本帖最后由 w5555456 于 2014-8-2 22:32 编辑

描述：
1、数据线和DQS均走在TOP和Mid1。长度误差150Mil。
2、地址和控制线走在TOP、Mid2、Bottom，拓扑结构为T形分支等长，CPU分别到两片DDR的长度误差300mil。
3、时钟线从TOP换到Mid1，阻抗100欧。
4、DDR的1.8V走在了Mid2，VCC层主要铺3.3V（给Mid2层的信号提供返回路径）。
5、信号线宽4mil，间距3mil（BGA区域）/4mil（其他区域），BGA区域内的信号线都采用盲孔设计。
6、PCB中大部分无关的电路我都删了，CPU还有几个电源没有布，不过DDR相关的基本都弄完了。
7、所用软件，Altium Designer 10.0

PS:CPU的引脚间距是0.5mm的，过孔用的6/11.8mil，而且到焊盘的距离只有3mil，这样做出来板子焊接时是否会导致短路?有没有改善措施？

热烈欢迎各路高手前来指导！谢谢！！！

DDR_XXX.zip

8.97 MB, 阅读权限: 9, 下载次数: 899, 下载积分: 威望 -5

作者: w5555456 时间: 2014-8-4 21:24
帖子都好几天了，各路好汉都去哪了？？？

:Q:Q

作者: zgq800712 时间: 2014-8-5 13:19
打开了，看不到东西

作者: w5555456 时间: 2014-8-5 21:52

zgq800712 发表于 2014-8-5 13:19; F8 J+ `2 J" y h
打开了，看不到东西

我的软件版本是AD10.0，应该09及以上的打开都没有问题。
试试工具栏的View—Fit Board功能，快捷键V+F

作者: zgq800712 时间: 2014-8-5 23:36
多AD14了

作者: 沙漠风铃 时间: 2014-8-6 08:46
走得挺漂亮，但是感觉线走得有点多，我看到过，在DDR之间打规则过孔的做法，比较清洁

作者: w5555456 时间: 2014-8-7 22:50

沙漠风铃发表于 2014-8-6 08:46
2 B( b1 |- O" ^$ q: |. q. d, J2 e走得挺漂亮，但是感觉线走得有点多，我看到过，在DDR之间打规则过孔的做法，比较清洁

呃，，多谢这位仁兄！
话说我这板子有没有致命的地方？或者亟需改进的？

作者: ROBERTZHANG 时间: 2014-8-11 22:01
打开了，看不到东西

作者: w5555456 时间: 2014-8-12 23:23

ROBERTZHANG 发表于 2014-8-11 22:01) @) |/ D3 J ?
打开了，看不到东西

我的软件版本是AD10.0
试试工具栏的View—Fit Board功能，快捷键V+F

作者: zgq800712 时间: 2014-8-17 11:16
这个板子走线进BGA 0.083mm，其他线0.102mm。过孔 0.152mm/0.3mm

这个板子要什么工艺？打样贵吗?

作者: Tonson 时间: 2014-8-17 21:35
AD的文件就不去看了

作者: hb_ben 时间: 2014-8-18 09:28
3mil 是不是有点太近了，加工会很困难，一般3.5mil以上还好一点，3mil以上能做的加工厂不多

作者: kangguolong 时间: 2014-8-18 16:48
这个板子还有需要优化的地方，板子可以不用盲埋孔工艺，这样加工成本会成倍的增加，差分等长绕的有问题，需要调整，不知道差分有没有做阻抗控制，差分线间距过大！另外数据线每一组走线应该遵循同组同层的走法，线与线的部分区域间距还是不够3W！还有一些其它的小问题，还需优化。

作者: w5555456 时间: 2014-8-18 21:24
本帖最后由 w5555456 于 2014-8-19 21:45 编辑

zgq800712 发表于 2014-8-17 11:16- q) I' o* w: T
这个板子走线进BGA 0.083mm，其他线0.102mm。过孔 0.152mm/0.3mm3 ~3 J; N1 h. Z: ^

$ V0 {/ V8 N, M这个板子要什么工艺？打样贵吗?

一般的工艺就能做出来，6mil的孔是可以不用激光打的。
今天刚投的板，大概240*180的板子，六层，打样3000左右，五块。
在深圳迅捷兴做的，有需要我给你他们销售的联系方式。

作者: w5555456 时间: 2014-8-18 21:26

hb_ben 发表于 2014-8-18 09:286 q6 b4 D: ^# z+ J) H
3mil 是不是有点太近了，加工会很困难，一般3.5mil以上还好一点，3mil以上能做的加工厂不多

没办法啊，BGA下面的焊盘间距20mil，焊盘占掉了10mil........

作者: w5555456 时间: 2014-8-18 21:40
本帖最后由 w5555456 于 2014-8-18 21:42 编辑

kangguolong 发表于 2014-8-18 16:48 j& O" e' e: c1 w9 u( e& g4 R1 ~
这个板子还有需要优化的地方，板子可以不用盲埋孔工艺，这样加工成本会成倍的增加，差分等长绕的有问题，需 ...

非常感谢这位兄台的点评！
1、盲埋孔已经去掉了，直接6层的通孔，勉强画出来了，不过电源走的不大好（用盲孔的话总成本会增加大概60%的样子，而且制作难度大了很多）。
2、差分时钟线绕成了下图所示：

3、差分阻抗控制100欧左右，3.5/9.5mil。据我的了解，差分对紧密耦合是为了提高抗干扰能力，如果太过紧密，两根线之间的相互耦合会对信号边沿产生影响，所以选了这个间距。某些芯片厂商的Layout Guide也建议间距不要过小。
4、数据线我基本都走在了Midlayer1，我用的1W原则，3W空间不够。

作者: zgq800712 时间: 2014-8-19 00:51

w5555456 发表于 2014-8-18 21:24
* a0 D0 ^: ~$ u, @一般的工艺就能做出来，6mil的孔是可以用激光打的。# x8 a. T6 F$ a% w0 r7 w6 i
今天刚投的板，大概240*180的板子，六层，打样3000 ...

用不到啊，哈。
最多也就1mm pitch的BGA 这个就普通了。
这板子打样真贵。

作者: yangwawa 时间: 2014-8-19 17:18
打样的确有点贵

作者: w5555456 时间: 2014-8-19 21:44

zgq800712 发表于 2014-8-19 00:51& W3 S$ i2 s6 @& N' i# N
用不到啊，哈。3 _9 _! y+ F) \3 h& Z( ^/ B- m- W
最多也就1mm pitch的BGA 这个就普通了。 o* p7 R2 K$ r; D& n* M. ^% o: `
这板子打样真贵。

呃，，，这板子做的时候除了沉金貌似没多加其他的费用，板子太大，单价就180~

作者: w5555456 时间: 2014-8-19 21:46

yangwawa 发表于 2014-8-19 17:18
3 Q+ i. @8 X( h. Q; @! |( y打样的确有点贵

o ,,,不过这板子在兴森快捷估计得5K+.....

作者: 小东_同学 时间: 2014-8-20 21:16
不是没有东西，我刚打开也是什么也没有，我还说又一个骗子，各种缩放，终于看到了一个小小的红点，放大一看才看到，真费劲

作者: 小东_同学 时间: 2014-8-20 21:20
x:-28
y:-28

作者: w5555456 时间: 2014-8-20 21:21

小东_同学发表于 2014-8-20 21:16) g/ c6 q8 S m0 e E+ z' w7 ?" L
不是没有东西，我刚打开也是什么也没有，我还说又一个骗子，各种缩放，终于看到了一个小小的红点，放大一看 ...

兄弟，直接V+F啊....

作者: 李白005 时间: 2014-9-1 17:19
线画得挺好，不过我想问下，你的GND怎么走，DDR的POWER又怎么走，还有，DDR部分要做阻抗吗，如果做阻抗，你内层没有完整的PLANE,怎么去控了，DDR跨内层PLANE,这对信号是致命的，有考虑过吗？还有就是最小3MIL的问题，这对板厂很有考验，报费率很很高。可以把孔弄小点，就解决问题了

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