|
|
2012年IPC第一届PCB设计大赛（中国区）作品点评。只代表个人意见。
x- d" O, w& Z
+ X, D7 `3 T% ?1 y/ N9 h' f* |先来看下冠军的作品' S5 v: S8 O/ }$ l1 c9 f; c
1.光绘设置好，看图自然就方便多了，我们选ART03(黄色)看地址的走线，拓朴结构走得蛮顺，上面DDR颗粒之间绕线很少，且误差都在+/-30MIL内。还有一组DDR3数据线(红色)能做到同组同层，看此层线间距很均匀等长也很美观。空的地方都铺上了地铜与POWR04的电源耦合非常合理。
7 G0 U$ `3 E6 b3 J( S. e' d7 W
* t- h0 Y! Z6 P# L6 V( x; m7 V0 y/ `" J/ w! n' S2 Y% E9 A, ~& B
2.再来选ART06看下走线。一部分是地址线(黄色)，另一部分（紫色）是DDR3的两组数据线也是做到了同组同层，所有走线没有跨分割(平面层都是整个平面)，地址线分两层走比较合适，做到线间距均匀合理，蛇形线也很美观，此层空的地方也有铺上GND，这样能考虑到板子的信号质量和板子的平衡防翘曲。
2 V1 c0 v' t" @3 }" D9 W
. D; W( K1 }8 X- J" C1 p
7 ?1 D- Z( W& J! ] e3.选TOP加上丝印来看，TC3216钽电容能均匀整齐的摆放到板子上，且每个焊盘都有两个VIA。此层空余处也有铺GND并打上了地孔。
% S9 R( N: t0 [ X( S
4 h/ z, @# O, G" ]4 `( |7 S6 }
& N" Q- A$ h3 B1 Z# n4.选BOTTOM加上丝印来看。地址线的上拉(黄色)电阻长度很短，有一组DDR3数据(红色)也是同组同层走，还有一根REF线左右穿插稍微有点绕。
+ U3 `$ e+ U7 z2 Y! f
4 `1 g; P H/ J6 g: V
1 q+ g/ I4 P6 L( g( h
5.所有DDR3的数据线误差都是+/-10MIL，在这么有限的时间内等长、文字、设置光绘都能做得如此的到位是非常的不容易!/ r1 y4 I3 T% k
# x( c7 ^! i6 v; K: @$ J6 L( ^9 F+ J# E! N& |6 y# q( h, U& ~
6.我们整体看下电源，DDR1.5V的电源供电在CPU下面有点过远，这是美中不足，布局时考虑不够全面。
- ]7 g! m' N' o# l2 Z% C
; ?( ~: ~3 s5 F$ q l$ r
" d) U+ `' r* m0 W1 m( @下面来看下亚军的作品
3 [1 n1 ~# p4 a6 ^9 g# X* \8 x" M" R1.光绘没设置好，我们只能选ART03加开板框来看了。地址线(黄色)看起来右边的空间很充足，感觉线之间有点紧凑，DDR3颗粒间的蛇形线有两处重叠,估计时间来不及了，红色线和紫色的两组DDR3数据线走得非常好，同组同层没有跨分割(平面都是整块)线间距也很均匀。空的地方没有铺铜，估计时间不足。( L1 Z) i& W3 @- f3 B5 K
2 U6 C8 k! i l3 N" [# b, g6 N2 l
" m o' _% ]& H1 i2.选ART06加开板框来看。此层的地址和数据线都做到同组同层,地址和数据也是平均分配到两个内层,此层看起来感觉非常美观。/ Q9 `" d! F+ m3 P# P
; p" v' Y2 e' ?4 I
- d8 {8 @5 A4 {) ?3.我们开所有走线层和丝印层来看。TC3216的钽电容都有均匀的布局,VTT上拉供电路径很短,电源部分都有先过电容输入,过电容输出,DDR3/1.5V电源供电也很近,电源控制部分也很短.CPU在右边DDR3的出线也很好接线,这是一个非常完美的布局。REF走线只有12MIL要是再加粗点更好。
" ]3 q( G) M8 J- \. d+ D
$ j4 R0 h9 R( b6 c
8 `# H1 ]1 v5 T下面再来看下季军的作品
2 j9 s$ ?0 O/ l1.我们开L3层来看。地址线(黄色)走线很靠板边，红色和紫色DDR3的三组数据线走得有长有短，明显是空间太紧张。现在接通已经是很不错了，等长应该是没有空间做了。季军此布局欠考虑，是影响布线的关键。
" F" Y( D. ~- X8 N
2 v9 {, A/ E7 i% ]2 b- ^5 E, W" \; {, m. L1 g. G. A
2.我们接着看L6层。黄色地址线右边有希希的几根,DDR3颗粒之间的线太密了，线没有合理的分层，紫色DDR3数据线只有DQS差分在TOP层走很长才在此层换,相对来说这组线走得比较好。# E# o; Y0 W, B( s
R! y( X: g L/ Z
- v% k* Z" c3 {0 J1 H" A7 w$ [2 @9 G
3.我们接着看BOTTOM层。地址线(黄色)在背面这么多小滤波电容的情况下真是太难走了,最左边RST/OTD两根地址线已经不是走菊花链,已违背DDR3的设计要求。& k. Y( p3 B6 _8 L, o' }
/ T7 E6 ^: z) Z( o7 c8 v! g
" ?& B3 {, k8 @1 ?. J. \; u9 y; k0 z
4.我们接着看TOP层。有一根黄色CSN0在其它层没法接，就在此层绕来接通。红色的DDR3数据线也是参差不齐的换层。还有TC3216钽电容摆在CPU上部没有多大意义。1 l, T+ ^" g2 O: j. d g- y
% ~9 x1 e* c/ l
6 y) A$ p% I \ Q
5.再来看电源部分。12V电源输入到MOS管处只有12MIL线宽，输出也是一样过细。1.5V经过电感到电容再给DDR3供电太远了。与亚军的相比布局正好是倒过来了。9 ]2 J m# A5 s" I: X3 u. @, [
, m \9 A* n! p$ \- R4 K! W
往下看VTT部分的供电吧!' T1 A( j2 c3 x+ v& s `
U7输入1.5V转出VTT，没有经过两个TC3528钽电容滤波进来,这里是设计上的失误。
, ~* y, x% f! y/ Q" P
0 V% W1 y* \) Y6 @$ n1 o
再来看DDR3REF。
0 y) y: s3 j0 \REF电流小于100MA，没必要用一个平面层分割来处理,这样走在L6与BOTTOM层的线就会跨分割，信号完整性的考虑欠佳，估计以前设计DDR3太少了。
f% C0 M r1 M6 @
; T% {8 M' V- n6 N. \% I! B |
评分
-
查看全部评分
|
楼主: dqd7411
[复制链接]
/1 
发表于 2012-12-18 17:33
发表于 2012-12-18 17:53
