2017年9月25日QA检查报告节选

qilinwang66

攻城拔寨

传道受业解惑
% z3 L6 p/ P& \: }- e! ^

wx_SHOh21dw

感谢分享

陆大少

EDA365QA 发表于 2017-9-26 09:05
/ c8 k6 C. o2 [/ ~) p7 C/ n  n4 m6.光耦前后隔离

6 S5 w, ~: v9 e8 t3 U6 Y
1 ]2 Q- Z' B, p! d9 C7 T

bingshuihuo

EDA365QA 发表于 2017-9-26 09:05
9 }9 l- @0 [* \0 Z4.时钟测试点不要加在末端

时钟测试点 应该怎么加？
+ C- m" l  D' _! R* C

pcb

bingshuihuo 发表于 2017-10-17 08:49
  A3 L& x: n/ C. ]时钟测试点 应该怎么加？

: V/ K- |/ p0 n3 W# |/ ]9 B测试点应加在布线的路上.
' V& g8 C- S% k" `

小四月

biblejj33

fengyu6117

南林维京

bingshuihuo 发表于 2017-10-17 08:49
时钟测试点 应该怎么加？

# S. I+ n) }$ g! ~+ O# k5 Y% A0 G最好加路径上