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我的个人看法:
* g5 D" j3 U+ u7 q- `1.设置第2,5层为地和电源是对的.不要整到第三层去,关于电源和地层是否应靠近点,在此案子的应用来看,得不偿失,因为第二层变成了微带线,辐射更大.当然,走线尽量走中间层,表层少走线.两三个过孔对2440的影响可忽略
) P/ v: B0 g1 B2.关于嵌入式系统的SDR SDRAM,这系统不同于其它的同步系统的是,它的读时序和写时序是极不对称的,并且CLK始终是由CPU产生的。主要着重考虑的是"读"建立时间.以一个125M,周期8ns为例简单估算一下。.内存最重要的参数是tAC,假设最大为6.0ns(绝大部分都在5。4~6。0之间)。
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时序基准都以CPU的CPU上升沿的跳变时刻为0点。时钟从CPU到SDRAM的走线就用了0.5ns,然后第二个周期的tAC又花去了6.0ns,DQ才出现在SDRAM的PIN上,再过0.5ns之后才到CPU的引脚上。换言之,在下一个时钟上升沿到来之前的1ns数据都已经全部在CPU的DQ脚上准备好等待锁存。查看2440的SPEC,最小建立时间是2ns。时序裕量已经为负值了。要是跑100M,时钟周期10ns,还是绰绰有余的。至于HOLD的时间更宽裕得很。
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实际在处理2440这类SDRAM的走线的时候,只要保证最长的一条DQ在CLK到来之前有足够的时间准备好就行了,等长也没太多必要,但是CLK一定要短。 |
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