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《Mentor SiP系统级封装设计与仿真》出版与技术答疑!

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发表于 2012-10-8 15:31 | 显示全部楼层 |阅读模式

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鉴于本帖回帖数过多,查找不便,为方便讨论,本帖已关闭,任何技术问题,欢迎在本版另外发帖讨论!: C% J7 B; m5 H& G8 T

. ~: u+ U' r; c9 U

, W8 R7 h* A! uMentor市面上的参考书籍确实很少,这确实在一定程度上影响的Mentor工具的使用。
8 r, _/ L9 y* V2 X- l& v: @" B, H5 w" S8 |: c
《SiP系统级封装设计与仿真-Mentor Expedition Enterprise Flow高级应用指南》是一本以SiP(System in Package)技术为基础编写的,其所有的功能都是在EE 7.9.2~EE7.9.3设计平台中实现。其设计流程和PCB一样,包括:元器件建库、原理图设计、布局布线、规则设置、设计检查、生产数据输出等基本和PCB相同,PCB设计师可以参考相关章节。: I8 ?7 {% U2 P
2 ]; s+ s1 W8 J1 Q& ?/ W
当然,这是一本PCB设计的提高书籍,除了PCB设计之外,本书对键合线(Wire Bonding)、芯片堆叠(Die Stacks)、腔体(Cavity)、倒装焊(Flip Chip)及重分布层(RDL)、埋入式无源元件(Embedded Passive Component)、参数化射频电路(RF)、多版图项目管理、多人实时协同设计(Xtreme)、3D实时DRC等最新的设计技术及方法做了阐述。2 U& h4 f& H/ h6 ~8 q) u! n( z! o) h2 r

: R8 S% n8 Q& l; d+ I7 U9 [/ L# _如果想提高PCB设计技术,了解除了PCB之外更多新的相关设计技术,可以参考一下这本书。

; d' z. d0 C1 A# O
7 M' g) Y" C! Q6 |4 g5 O

9 q2 z4 `; b6 a( G9 o/ h7 l. |4 |, e3 d
  j9 g0 |) s+ D3 J/ L- G3 l+ ~' r! ]

点评

支持!: 5.0
ray
支持!: 5
推荐一本版主的书:《Mentor Expedition实战攻略与高速PCB设计》  发表于 2015-1-23 16:51
支持!: 5
  发表于 2012-12-19 09:40
支持!: 5
好楼层啊  发表于 2012-11-15 15:21
支持!: 5
  发表于 2012-11-14 09:03

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发表于 2012-10-9 16:21 | 显示全部楼层
本帖最后由 zhongyiwaiting 于 2012-10-9 16:34 编辑
* A. |  j; [0 ?8 f
4 _: x* ?( Q9 T* m, _/ c3 |7 j; ~LZ是AcconSys公司的李扬工程师?
& A% O4 J$ q  Y9 Q  Y6 B- L) U1 G  x- K& G+ s) d
希望EDA软件供应商的代理商的精英来EDA365论坛论道!
# A0 q  C. _% x% j希望EDA软件官方积极参与进来!2 v, q5 |2 u+ e* T
希望EDA365论坛是EDA软件官方与民间江湖人士的交流的平台!
3 \7 R+ \6 t, u! f% {4 H: f: A促进中国PCB Layout事业的提高和繁荣!
" y1 F% W8 p, z+ m% Y$ Q也希望大家(不论官方与民间江湖人士)珍惜和爱护及支持EDA365论坛!

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 楼主| 发表于 2012-10-16 13:15 | 显示全部楼层
richardhjc 发表于 2012-10-16 08:54 + B  Q/ i3 D! y* ~6 I1 z
明白了,那也许是原理图用DC设计的,所以无法同步的关系。 谢谢。
. i. w$ m$ }* J# n2 I另外请教一下,EE中有没有方便的方法 ...
. m6 F0 T5 u  a7 n
1 g5 A; H0 q1 h% f

% v0 L4 X7 F2 z" b布线设置里有prevent loops,DRC检查里也有相关选项,可配合使用
batch DRC.PNG

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 楼主| 发表于 2012-10-14 20:36 | 显示全部楼层
回复15楼。) w# e& y' {% H9 q  L8 ^
# U7 Z. [* R- v( J
谢谢两位的回答。现在发现,以前的原理图是design capture设计的,但是EE7.9.3却没有这个工具,而DxDesigner打开design capture的一直有问题,不知道如何解决。
8 Q% G3 o: K$ J% nDxDesigner无法打开design capture的设计,需要转换,开始菜单 > 所有菜单 > Mentor Graphics SDD > Translators > DC2DX Translator,可以试一下。
. |+ r! P- b, |5 \顺便吐槽一下,EE这么高级的软件,使用上也不是很顺手。当然我是初学者。
& i/ U0 U5 Q7 o. [, t比如 plane assignment,布线后看不到,后来是用了别的方法看到的。
# E" U% M( m/ a正常应该是在布线模式下看得到,不知你用了何种方法看到的?
# M/ ~5 _* t' W; O1 N# pdisplay太多选项,不小心选择了minus display后,无法恢复到以前的。%! L0 q  [, g  Y
最好保存显示设置Save Scheme,也方便以后调用。8 q. B# V' z8 p
layer的颜色层指定后,不知为何有时候自己改变。/ J. a: P, a% G+ V+ E; ?, B5 G4 @( b
有可能是Display Scheme变化造成的,调用自己保存的Scheme即可。, {$ ?9 C$ o5 G2 H# _
还有比较不爽的是,无法让每个net name显示出来,所以要看net name的时候,要逐一选择。我比较习惯pin上能够显示net name,这样在布局规划的时候,比较直观。
  y) T% P% s8 n) [这个功能目前确实没有哦; ?4 @% y* z1 t8 L# e
然后desing capture brower,high light whole net,居然不能跨页,模糊搜索也不尽人意,sigh。. ]% F+ N9 z3 l- X4 y3 K
Desing capture不太熟悉,我接触的时候基本就是DX了。
7 U; s  [& M7 k) p! s

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发表于 2012-10-8 17:29 | 显示全部楼层
本帖最后由 zhongyiwaiting 于 2012-10-8 17:30 编辑
. T/ d" I( p! Q% }) l5 D1 v3 e; r8 H8 @( R# n
希望李扬先生编写一本书:以Dx-EXpedition流程,以工程项目为实例进行编写!
! \) F5 ^& |' r0 `8 Q% `" {0 e期待中......1 y2 i/ u7 l* a" O
持人民币待购!!!

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发表于 2012-10-8 17:05 | 显示全部楼层
本帖最后由 zhongyiwaiting 于 2012-10-8 19:44 编辑
9 A# S6 \3 c+ @3 s; W# d, {9 @3 G1 Z& `, K/ I- n1 n
顶起!
! g: d. \' W0 p: [, V3 W看目录,这本书应该是侧重IC版图设计的吧!
$ P' r3 ~# m7 S* b" D7 L
3 V7 Q8 j% ]5 A/ s2 ZSEE:http://www.tushucheng.com/book/3083082.html$ L. w' C) x8 j; J6 y5 N

& o$ {( e; U1 a- Q" U1 z内容提要:# b* K" }" m) h6 J  u
李扬、刘杨编著的《SiP系统级封装设计与仿真——高级应用指南》介绍了SiP系统级封装的发展历程,以及当今最热门的SiP技术,并对SiP技术的发展方向进行了预测。 0 `6 o! H" U8 c) }4 A/ k
本书重点基于Mentor Expedition Enterprise Flow设计平台,介绍了SiP设计与仿真的全流程。特别对键合线(wire Bonding)、芯片堆叠(Die Stacks)、腔体(Cavity)、倒装焊(Flip Chip)及重分布层(RDL)、埋入式无源元件(Embedded Passive Component)、参数化射频电路(RF)、多版图项目管理、多人实时协同设计(Xtreme)、3D实时DRC等最新的SiP设计技术及方法做了详细的阐述。在本书的最后一章介绍了SiP仿真技术,并通过实例阐述了SiP的仿真方法。 . a+ s5 h" V# a3 d( Y$ x8 o- ~
《SiP系统级封装设计与仿真——高级应用指南》适合SiP设计用户、封装及MCM设计用户,PCB设计的高级用户,所有对SiP技术感兴趣的设计者和课题领导者,以及寻求系统小型化、低功耗、高性能解决方案的科研工作者。目录:
2 A' v5 ?7 l3 S1 S第1章 Mentor公司SiP设计仿真平台
; a/ t+ z3 n2 H1.1 从Package到SiP的发展 , ^* m; @2 {  [
1.2 Mentor公司SiP技术的发展 : o7 j0 r% u& F+ r
1.3 Mentor SiP设计与仿真平台 8 n- N! I) O# O3 s: C
1.3.1 平台简介 5 ?7 B+ V" p' b5 h) |* y
1.3.2 原理图输入
0 ~  S2 J3 m/ e* i" w* G1.3.3 系统设计协同
3 Y. q; J8 T* N" b4 {& d1.3.4 SiP版图设计 ! g) ~$ _$ a6 t! F5 z) H
1.3.5 信号完整性和电源完整性仿真 - f) \3 F. Y0 y$ G
1.3.6 热分析仿真
: a. I2 o! s$ C1.3.7 Mentor SiP设计仿真平台的优势和先进性 7 O9 i2 ]# c4 u9 u' H* [/ T  N  T0 N: Q8 R
1.4 在Mentor SiP平台中完成的项目介绍
& B4 {, w+ W5 ]第2章 封装基础知识
2 Y% z' D5 d/ q. r! y0 J/ W/ }' ?2.1 封装的定义与功能
' I/ `, Z* l- G2 |4 g2.2 封装技术的演变与发展 7 W2 _9 s$ B, [
2.3 SiP及其相关技术
# [. p3 H- E. m. a1 `* d, O4 ~! x2.3.1 SiP技术的出现
: B2 Y$ X; D% s; s+ H- z) k2 D4 ~2.3.2 SoC与SiP # j% a/ K! n, S7 D3 r% }( {
2.3.3 SiP相关的技术
) i  s8 ?( g( G) T2 w0 _/ ^2.4 封装市场发展 + ~  ]: L0 [) V. i. t3 k
2.5 封装厂家
. W' h' V" r; i& w2.5.1 传统封装厂家 - Q3 k/ S! i- M  |4 ]( f/ L8 X" A
2.5.2 不同领域的SiP封装企业 + i9 A" A$ A6 ^6 w7 P; }
2.6 裸芯片提供商 6 t, G' W# N: P
第3章 SiP生产流程
3 R" T& n# O* x. R. ?  p5 B3.1 BGA—主流的SiP封装形式 0 V: e- u: H3 n  u. J. s
3.2 SiP 封装生产流程
( Y( U5 n5 c9 W" P- K. V: X, o3.3 SiP封装的三要素
+ `6 L* S# v  K, p3 C% B' c% Y第4章 新兴封装技术 # h9 W# ^' P4 u
4.1 TSV(硅通孔)技术
: L' o& k1 o7 S/ b% e, ^6 G4.1.1 TSV介绍 1 ]0 l7 b/ e; n$ T/ t( Z
4.1.2 TSV技术特点
" w# P! y( F4 |  g8 F$ i$ N4.1.3 TSV的应用领域和前景
9 Q& T$ B) ?, p9 [! o0 I! m4.2 IPD(Integrated Passive Device)技术 ; x, N6 y* c5 C0 H$ j
4.2.1 IPD介绍 - Q3 I1 ^* q2 D/ X
4.2.2 IPD的优势 * q5 h, B  Q9 G4 s0 e8 d. M8 ~+ y# W0 _
4.3 PoP(Package on Package)技术
0 L- V- f" u2 X0 E8 }4.3.1 3D SiP的局限性 ' a. p' t" K7 h; b: P
4.3.2 PoP的应用 5 i/ q* h* M" b4 j% q
4.3.3 PoP设计的重点
( l) {5 I6 P* F( S4.4 代表电子产品(苹果A4处理器)
7 f, D1 I1 Z% W8 T9 |第5章 SiP设计与仿真流程 4 I5 ~( A5 \" l
5.1 SiP的设计与仿真流程
0 z8 x8 k- Q+ U5.2 Mentor环境中的设计与仿真流程
7 V3 f0 i. K' ]5 I4 h  e  Z5.2.1 库的建立
& ]$ _% x( T/ W8 T5 C$ z5.2.2 原理图设计
/ h2 p7 R$ q% b* G) t: P5.2.3 版图设计
3 H: _  Z; y1 P$ x7 A0 H1 [5.2.4 设计仿真 8 I( [/ \( S. J' {: Q& g1 i2 v7 o
第6章 中心库的建立及管理
  P! m* D: }1 z6 x% O6.1 中心库的结构
; L0 e* ^1 b* B3 P0 b2 j5 N$ h6.2 Dashboard介绍
3 P9 D8 A% y1 v4 n5 g6.3 原理图符号库的建立 , c* m2 G% m) M: g6 I
6.4 裸芯片Cell库的建立
9 ?: H# W7 H. X- {7 T6.4.1 创建裸芯片Padstack & w( l+ I5 u* I$ c
6.4.2 创建裸芯片Cell
! l; o3 l9 T: }( f6.5 BGA Cell库的建立
/ a$ F6 k" a0 r/ i- {0 U8 O9 F# g2 m' l6.5.1 创建BGA Padstack
  |7 l$ w" @/ o8 m) L+ l/ a0 g! u6.5.2 手工创建BGA Cell
; m! T1 {% ^, }# b1 r, r/ j6.5.3 使用Die Wizard创建BGA Cell 4 b9 A8 \4 ?3 i
6.5.4 LP Wizard专业建库工具
( _: w, S9 G* x; Y7 M3 n( i3 I6.6 Part库的建立
( O  P! A8 @* @6 L6.7 通过Part创建Cell
: _2 B0 x3 `9 c, d! i6 Y* H' X第7章 原理图输入 / k+ y9 b8 N! D# N: W7 W1 q% Z
7.1 网表输入 3 \$ u2 x" D, n. g: d" h) N
7.2 基本原理图输入
: D- W) c; R) q6 A7 L7.2.1 启动DxDesigner
+ X* _! m% |! w  C! B; A7.2.2 新建项目 / e# ^9 K5 Y! k( ?( y) ~, q
7.2.3 设计检查 % x' K5 V6 k/ U
7.2.4 设计规则设置
# Q3 D# {# m+ M7.2.5 设计打包Package
, S' e" k% Y3 O$ C; H. \7.2.6 输出Partlist 6 D% B1 H2 w1 N) T" C) `  X7 m
7.2.7 原理图中文输入
' u, `" T1 W* r: N, g0 G7.2.8 进入版图设计环境
% [8 x+ G7 Q/ m7 F0 A7.3 基于DxDataBook的原理图输入 8 X% r: F- n9 W. s- J
7.3.1 DxDataBook介绍
; {: h$ f( D% Z: ^' z' Y7.3.2 DxDataBook使用 + ^) S! f( t( Q$ b5 X+ m
7.3.3 元器件属性的校验和更新 $ E- Y. C0 J0 L- ?6 R' Z
第8章 多版图项目管理与原理图多人协同设计
- C; a* d* ~/ M3 m) q/ m6 w8.1 多版图项目管理
  j- R( y) Q! x  y8.1.1 SiP与PCB协同设计的需求 7 E4 ?2 |# A2 u1 q' m0 N; u
8.1.2 多版图项目设计流程 - Z6 K' i9 K# b8 N$ p
8.2 原理图多人协同设计 0 D  H. ~% B+ L" L! Z8 n
8.2.1 协同设计的思路 $ V5 r6 }# z  a( g
8.2.2 原理图多人协同设计的操作方法   E- T" @# X8 `$ B& e' L9 a
第9章 版图的创建与设置
$ Z* E, D9 m' M; q7 J( u8 b5 p: l9.1 创建版图模板 0 a8 L+ {2 ]# E' A
9.1.1 版图模板定义
/ X  ^0 \$ R; g4 j! X9 |2 r9.1.2 创建SiP版图模板 : i# Q- L( v% J6 X1 T
9.2 创建版图项目 9 f" `# N: Q0 t
9.2.1 创建SiP项目
0 ]' s  K% a0 C$ M& Z/ d6 k) {9.2.2 进入版图设计环境
' o6 c- A& v# v3 ~) U& r9.3 版图相关设置与操作 # ~( }9 |" N! K/ \& ^0 d/ n
9.3.1 版图License控制介绍
( W0 ^( T  H; ~% f; n/ g/ p9.3.2 鼠标操作方法 - a  f5 J9 O5 o4 z
9.3.3 三种常用操作模式 . V% Y) c$ I4 o1 m3 f+ d' i! ]
9.3.4 显示控制 Display Control
/ q$ e4 H1 |# F& [- E: I) ^9.3.5 编辑控制 Editor Control
, u6 D( O% l) ^8 C' q- ~7 p3 y7 R9.3.6 参数设置 Setup Parameters
' r0 K2 T0 R4 k1 L% ^3 z4 T9.4 版图布局 # C. L4 I# ]# L6 w" f9 Z) k
9.4.1 元器件布局
* f3 u; o( a9 K2 a% l' i2 G: o9.4.2 网络自动优化
% A8 [. x# r1 u) z5 R1 k9 U+ Z- h2 h  H9.5 版图中直接查看原理图-eDxD View
1 ]/ D9 k& t- T! P& r9.6 版图中文输入 1 Y- a& T/ O1 ?6 ]' p8 w
第10章 约束规则管理 5 U, H$ h5 q, Z( V( J
10.1 CES约束编辑系统
& K( U/ }2 q4 m2 S10.2 方案Scheme ( R" s% m5 m8 U3 Z: I* j/ L( b
10.2.1 创建方案Scheme 1 X9 T* f+ S) j5 \
10.2.2 在版图设计中应用Scheme ( d" i/ s% r7 h# K
10.3 定义基板的层叠及其物理参数 2 K! K; n. r. j% L  q
10.4 网络类规则 Net Class
4 C* I' r/ a, X0 p4 m: Y2 }10.4.1 创建网络类并指定网络到网络类 ; U' J/ w! \$ |* L: v
10.4.2 定义网络类规则 0 f  P* ]( }! H0 ?; I3 p; \, |/ Z
10.5 间距规则 Clearance
$ @9 n5 O* C; ]) k4 I10.5.1 间距规则的创建与设置
' Y6 t+ t. P2 f10.5.2 通用间距规则 ) {0 C7 v' z) i! h
10.5.3 网络类到网络类间距规则 & P& V# z. r( R) y; J$ N
10.6 约束类 Constraint Class
: L% L: X  T, u# V10.6.1 新建约束类并指定网络到约束类
% a/ H% `+ d0 o! n$ t# @! c: f10.6.2 电气约束分类
7 w0 _" j6 B4 h5 a- t+ \* |10.6.3 编辑约束组
! d2 W3 c6 J" f6 S: x7 Z" V10.7 CES和版图数据交互 5 v) R6 ~# K$ s% x9 A
第11章 Wire Bonding设计
; W5 ^4 h8 O9 A! w6 [11.1 Wire Bonding概述 & [( Q$ S5 C- w. \
11.2 Bond Wire 模型 3 G) b1 D4 R/ b- e2 o
11.2.1 Bond Wire模型定义 $ t- O- z  K7 J* q
11.2.2 Bond Wire模型参数
3 [9 p9 C+ p) M+ n$ U4 m5 v11.3 Wire Bonding工具栏及其应用 $ L4 Y* \: C2 `
11.3.1 手动添加Bond Wire
' i/ E2 A# |  M! Y, I" M11.3.2 移动及旋转Bond Pad * H: H2 O/ m9 N% b  i7 v8 z: f
11.3.3 自动添加Bond Wire及Power Ring ( |0 Y  _' x; H) Y# q. V1 N" Z* b
11.3.4 Bond Wire规则设置 0 A+ k3 z2 R' o1 c3 \
11.3.5 实时Bond Wire编辑器Wire Model Editor
9 J8 M: _0 M% A( \. z* m第12章 腔体及芯片堆叠设计 & z) i5 d1 }8 }! G3 i( k
12.1 腔体Cavity ! {) \+ J( v  b" S
12.1.1 腔体的定义
8 V0 a. o; T0 L& {: S5 V1 ]& P12.1.2 腔体的创建 ; P4 V8 Z5 U- f7 J
12.1.3 将芯片放置到腔体中
3 }( K8 F: d, a! P. U, l2 b12.1.4 在腔体中键合
& ]" y1 J3 w) i5 ]& `& {12.1.5 埋入式腔体设计及将分立器件埋入基板
' O& a' N7 y0 `% D) N9 D9 R12.2 芯片堆叠
0 d) a  T2 _% E: G- d12.2.1 芯片堆叠的概念 # b" ~( Z1 @) \3 j7 x
12.2.2 芯片堆叠的创建 6 \( g4 |, k! f7 R9 t
12.2.3 并排堆叠芯片 % R( O: F. q, w. b
12.2.4 调整堆叠中芯片的相对位置
; v  x! ]5 U/ n# g7 I+ b; O12.2.5 芯片堆叠的键合
3 z4 R+ g- a2 w8 R第13章 FlipChip及RDL设计 " @: B) g) u$ F6 D7 ]* Y
13.1 FlipChip的概念及特点 : h3 B* I' q5 _2 t9 U4 G3 H% E" T
13.2 RDL的概念 ; b" H* z  `  U9 A3 ^
13.3 RDL设计 0 C/ o( N" D# x. ]) N( x1 a' ?# e
13.3.1 Bare Die及RDL库的建立
% W3 W% Q* _" e' O* D13.3.2 RDL原理图设计 . p1 h; \2 E  Z$ p4 a5 H) p5 L
13.3.3 RDL版图设计
- U+ e9 B  p. S! I+ E. y13.4 FlipChip设计
6 b* b# v* S6 j13.4.1 FlipChip原理图设计
5 E5 M. z7 Y6 m13.4.2 FlipChip版图设计
% ?) J, c+ A- ?6 {, @. w第14章 布线与敷铜 , I3 j8 {. D' p4 Z- k
14.1 布线 - n9 W: ?4 ]. `' s9 z. x- d
14.1.1 布线综述 8 r# g. O' X9 F; a5 {* p
14.1.2 手工布线
; F: {0 A% o4 L) p$ L14.1.3 Plow布线模式 * u4 W  c% p+ {1 L* d% C
14.1.4 Gloss平滑模式
, Q. b1 T8 K& P! T3 N14.1.5 固定Fix和锁定Lock
9 W1 a% Y' J; w3 E1 R, n14.1.6 层的切换
* f3 V2 x9 p7 q; B( _8 N% x14.1.7 移动导线和过孔 1 _* X. O0 I5 `+ C  U) K$ I" m- d
14.1.8 电路复制
2 Q5 a+ s& r% ^0 Y14.1.9 半自动布线
/ ^3 V5 E3 H' U1 P14.1.10 自动布线
% {) F. n% W. ]3 f6 y14.1.11 差分对布线 / d/ q; D) `$ g3 \# G) _% _
14.1.12 长度控制布线
. W6 W& P( ^: |8 M) s! Y14.2 敷铜 % {/ O9 v2 v# z2 `  f  r
14.2.1 敷铜定义 * h0 Q6 |- f5 t% Q$ ?( D+ Z
14.2.2 敷铜设置 ' |; R% C& J  a  u
14.2.3 绘制敷铜形状 4 \5 p$ M$ V/ B9 K- O1 A" }3 S/ Z
14.2.4 修改敷铜形状 3 K* Y3 n* C! d
14.2.5 生成负片敷铜
/ k1 ~1 \6 X7 B) [- ~4 w14.2.6 删除敷铜数据
  C, n: ]$ Q& \, V4 j14.2.7 检验敷铜数据 9 r5 r7 a/ k, `
第15章 埋入式电阻、电容设计
) L4 v: w. P+ \) [* d/ h15.1 埋入元器件技术的发展 / u" s1 L; l: F! g. a* Q
15.1.1 分立式埋入技术 * c3 N% G/ j" |" D4 |/ ^  n; M
15.1.2 平面式埋入技术 1 t' ^) n9 b/ r! r3 u3 E+ S
15.2 埋入式电阻、电容的工艺和材料 ' m; G$ q7 V: k7 k' }- a, y
15.2.1 埋入式电阻电容的工艺Processes 6 \# x; Z3 F( M2 f3 S8 V' _
15.2.2 埋入式电阻、电容的材料Materials - Y, c8 u) K5 l* w1 h* h9 ?
15.2.3 电阻材料的非线性特征
' ^4 u7 }+ u! c15.3 电阻、电容自动综合
. O; n# X7 X2 [! q+ L15.3.1 自动综合前的准备 % D0 F. S+ F" r2 D$ N
15.3.2 电阻自动综合
5 |6 l5 q1 k2 C0 {3 [2 ^- {) i) j7 E4 Z15.3.3 电容自动综合
3 l& P$ T; t- ]8 W0 h第16章 RF射频电路设计
0 j9 w9 ~& ]2 S! H16.1 RF SiP技术 . a& d# _' Q0 l$ J( |0 Q
16.2 Mentor RF设计流程 * k0 B0 _% I- U% K
16.3 RF原理图设计 ; ^- i, J, h  ?
16.3.1 RF元器件库的配置 : l7 i" A" h, e
......
; C$ ?" b# l8 a/ o/ q/ E' r: B) r) i, I/ L# h" u, p

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发表于 2012-10-8 17:16 | 显示全部楼层
本帖最后由 zhongyiwaiting 于 2012-10-8 17:19 编辑
9 }1 h! L% S7 p  z
/ J- n) ^8 ~& v4 x) M, bSEE:http://www.acconsys.com/News/2012/7/7rlzxl9rib.htm9 Z" l) a3 j5 K' z
5 L! j& q9 w) g
奥肯思公司资深技术工程师李扬先生撰写
+ u2 i* v2 Y% {5 G: U
$ R4 e# |; o' K9 F* n* G《SiP系统级封装设计与仿真-Mentor Expedition Enterprise Flow高级应用指南》一书已经由电子工业出版社正式出版发行。该书由奥肯思公司工程师和用户一起编著。3 A( U$ N  R8 R5 M# p
作者简介:
2 f5 E/ Q; j% n- T    李扬,毕业于北京航空航天大学,获得航空宇航科学技术硕士学位。曾在中国科学院空间科学与应用研究中心,西门子公司工作,现任奥肯思公司SDD 产品线应用工程师,主要负责SiP、PCB以及系统仿真等软件的技术支持工作,已经参与和指导了国内十多款SiP、MCM、LTCC等项目,在SiP设计领域积累了丰富的经验。 ; @/ S: W  s9 m& |/ S6 Z
    刘杨,毕业于清华大学,获得电子材料与封装技术博士学位、曾在中国科学院微电子研究所工作,现任联想研究院高级研究员,从事智能手机等移动终端系统级封装及小型化技术的开发。
, ]- e( A, w/ ]- a; u2 P5 D内容简介: ) k; w' C# N2 c$ `) q' J
    本书案例基于EE7.9.2版本编写,介绍了SiP系统级封装的发展历程,以及当今最热门的SiP技术,并对SiP技术的发展方向进行了预测。本书重点基于Mentor Expedition Enterprise Flow设计仿真平台,介绍了SiP设计与仿真的全流程。特别对键合线(Wire Bonding)、芯片堆叠(Die Stacks)、腔体(Cavity)、倒装焊(Flip Chip及RDL)、埋入式无源器件(Embedded Passive)、参数化射频电路(RF)、多人实时版图协同设计(Xtreme)、3D实时DRC等最新的SiP设计技术及方法做了详细的阐述。
; j. r: @& T6 G4 t9 H    本书适合SiP设计用户、封装设计用户、PCB设计的高级用户,所有对SiP技术感兴趣的设计者和课题领导者,以及寻求系统小型化、低功耗、高性能解决方案的科研工作者。
0 f6 L/ B( A- e0 ^+ ~/ C( h              $ @" j9 p0 k9 Q  F4 e  i$ Y
1 ~6 O% Q) r4 c3 b) q1 b

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发表于 2012-10-9 08:48 | 显示全部楼层
这本书写的还是比较通俗易懂的,至于一些操作,写的还是稍微简单了些。如果在详细点就好了!还有一些设计上的东西跟印制板生产商的结合度不是很好!不过整体还是不错的!

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发表于 2012-10-9 09:17 | 显示全部楼层
顶楼主,一定找一本看看。

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 楼主| 发表于 2012-10-9 09:56 | 显示全部楼层
zhongyiwaiting 发表于 2012-10-8 17:05
% r8 F: u: d- g' t  Q/ t4 t  J顶起!* p$ s% O5 _1 e$ @
看目录,这本书应该是侧重IC版图设计的吧!

3 J' _" j, b: S7 X% N6 I这本书侧重封装、SiP基板的版图设计,除了键合线、腔体等元素外,和PCB版图设计方法是一致的。

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发表于 2012-10-9 10:04 | 显示全部楼层
顶起,在学习,
1 O+ f# Q9 F3 K* S. O) g果断入手!

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 楼主| 发表于 2012-10-9 15:52 | 显示全部楼层
谢谢 zhongyiwaiting,海龙,zxli36,mrain 顶贴支持。2 N4 T! h3 m! O& D8 S' L

# u& h2 R. H1 b4 MSiP技术的发展在某种程度上会取代一部分PCB,尤其对那些高密度、小型化、高性能的PCB设计。

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 楼主| 发表于 2012-10-11 09:47 | 显示全部楼层
本帖最后由 li_suny 于 2012-10-11 09:49 编辑
1 @& c. Y' p; E) T
zhongyiwaiting 发表于 2012-10-9 16:21 ) x& {5 y/ t. ], e7 E, ~! M. h
希望EDA软件供应商的代理商的精英来EDA365论坛论道!
  ?( m4 O) K% ]( f9 U. y 希望EDA软件官方积极参与进来!+ ~( Y- E( @- U' Q- k- ?
希望EDA365论坛是EDA软件官方与民间江湖人士的交流的平台!6 p  k! A3 Z$ F5 M2 @  g$ N1 a2 y
促进中国PCB Layout事业的提高和繁荣!4 Y9 P$ S9 ]2 |( [6 b" |" R
也希望大家(不论官方与民间江湖人士)珍惜和爱护及支持EDA365论坛!

% B9 e0 c0 w) G, H/ m2 L  y
. @& |4 h. ^7 i- D$ @  ?- H; m您说的很有道理,谢谢您的支持!

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发表于 2012-10-11 10:24 | 显示全部楼层
为什么用DxDesinger7.9.3打开以前的一个project,会说是:this project cannot be opened because it does not belong to supported flows.

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 楼主| 发表于 2012-10-11 22:55 | 显示全部楼层
本帖最后由 li_suny 于 2012-10-11 22:58 编辑
1 b( P( z! K) [" x, ~) Q
richardhjc 发表于 2012-10-11 10:24
* }( F1 G7 J' C- b5 v4 B为什么用DxDesinger7.9.3打开以前的一个project,会说是:this project cannot be opened because it does  ...

+ g8 l2 C+ d: J# n" \
' ^4 g( S; E, e* l" p那有可能这个数据是RE的数据。+ I- D3 T- f5 k% F, `
; m5 S, X, f9 B# g% c& a+ N) S: a" i
环境变量里设置MGC_ALLOW_EXPPCB_ON_RE_DB=1即可用Expedition工具打开RE数据(和版本也有关),但是注意,这个文件夹里面是没有网表信息的,所以不能进行前标和反标的。
5 ^8 X2 T+ g6 \3 A; n& ^2 d* r" j4 E
7 Q# j  N+ j+ Y8 N- e5 f如果是EE的设计,看是否是EE2005的网表流程,也会有这样的提示。EE2007以后基本不建议使用网表流程了。

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发表于 2012-10-12 09:07 | 显示全部楼层
本帖最后由 zhongyiwaiting 于 2012-10-12 09:19 编辑
4 b+ F' z1 E, Q0 V* u4 i
li_suny 发表于 2012-10-11 22:55 6 u3 P1 g# J6 a+ y1 |( U! }4 j
那有可能这个数据是RE的数据。
% K  g; u( [- E! ~. G% l, @0 E) k/ t0 m+ _* s" n
环境变量里设置MGC_ALLOW_EXPPCB_ON_RE_DB=1即可用Expedition工具打开 ...
, u  b" n- R3 \0 D9 E
5 G' S8 a0 {( y
回复:
$ S- Y6 N. u" F' \如果是EE的设计,看是否是EE2005的网表流程,也会有这样的提示。EE2007以后基本不建议使用网表流程了。    0 Y) \! ~) S$ Z# @9 ^
      
) }& N  [6 ]2 N8 r1 _8 Y! ]8 ]5 o3 T4 I2 a7 t6 h/ H% d
        比较倾向OrCAD Capture+Expedition的Netlist流程,主要是OrCAD Capture的易用性和画原理图的美观性,但OrCAD Capture与Expedition的关联性不如PADS Logic+PADS Layout之间的关联性亲密.( j" t; R: }7 N" w1 ]9 Q. `
      而DX+Expedition的流程中的DX画原理图就非常差强人意,在论坛上看到DX是MentorGraphics官方主推的PCB Layout前端电路原理图绘制工具,这就是EE2007之后的软件是DX+Expedition Flow,没有DC+Expedition Flow,而DC画原理图就比DX美观多多.不管是MentorGraphics官方的何种意图和战略目的,从某种意义上讲,MentorGraphics官方绑架了Expedition,""强奸""了用户的民意.( u( c3 a  w3 H, _5 h
      刚装上EE7.9.2,只看了LM工具,有改进:Hole的形状都包括,相应的热焊盘的形状也都有了.既然MentorGraphics官方主推DX+Expedition Flow,那MentorGraphics还有很多工作要做,让EDA软件易用和深入人心.我当初看上Expedition,就是看了Expedition的视频,被她布线的灵巧性和行云流水般的艺术感所诱惑.有人说CB Layout是一门艺术,只是时下的功利性, PCB Layout难......8 f' D: M% P# Q$ @/ D
     当初,PowerPCB(PADS)俘获了很多Layout人的心,但目前的PADS实质性的改进不大,在PCB封装创建应把MentorGraphics EE的LM工具关于Hole的形状和热焊盘的形状的改进应用到PADS上,做到与时俱进!另外PADS的布线工具也应予以改进:减少人工工作量!

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发表于 2012-10-12 11:12 | 显示全部楼层
谢谢两位的回答。现在发现,以前的原理图是design capture设计的,但是EE7.9.3却没有这个工具,而DxDesigner打开design capture的一直有问题,不知道如何解决。
9 a7 B8 ?* c# l- [, n& y7 z7 e8 H/ [  A) z
顺便吐槽一下,EE这么高级的软件,使用上也不是很顺手。当然我是初学者。
, n; t$ A0 q9 S  d比如 plane assignment,布线后看不到,后来是用了别的方法看到的。
7 J6 q/ b0 w8 J6 ~display太多选项,不小心选择了minus display后,无法恢复到以前的。
1 Q: J( L- w: vlayer的颜色层指定后,不知为何有时候自己改变。/ \0 E8 R% @. O! U& x
还有比较不爽的是,无法让每个net name显示出来,所以要看net name的时候,要逐一选择。我比较习惯pin上能够显示net name,这样在布局规划的时候,比较直观。9 |$ {5 i& \% B
然后desing capture brower,high light whole net,居然不能跨页,模糊搜索也不尽人意,sigh。
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