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《Mentor SiP系统级封装设计与仿真》出版与技术答疑!

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发表于 2012-10-8 15:31 | 显示全部楼层 |阅读模式

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鉴于本帖回帖数过多,查找不便,为方便讨论,本帖已关闭,任何技术问题,欢迎在本版另外发帖讨论!
& a0 R. w: m, v- E
4 \6 F  U( o+ v5 @2 t8 Z7 ^% d( I- G

) g- D8 a3 I' ], GMentor市面上的参考书籍确实很少,这确实在一定程度上影响的Mentor工具的使用。: ]0 p! W( T' e- v# Y5 y' s
- ?4 I1 j# M& E
《SiP系统级封装设计与仿真-Mentor Expedition Enterprise Flow高级应用指南》是一本以SiP(System in Package)技术为基础编写的,其所有的功能都是在EE 7.9.2~EE7.9.3设计平台中实现。其设计流程和PCB一样,包括:元器件建库、原理图设计、布局布线、规则设置、设计检查、生产数据输出等基本和PCB相同,PCB设计师可以参考相关章节。4 A3 X9 p. i! o9 D( |" x* q
3 {  a' n- \6 L
当然,这是一本PCB设计的提高书籍,除了PCB设计之外,本书对键合线(Wire Bonding)、芯片堆叠(Die Stacks)、腔体(Cavity)、倒装焊(Flip Chip)及重分布层(RDL)、埋入式无源元件(Embedded Passive Component)、参数化射频电路(RF)、多版图项目管理、多人实时协同设计(Xtreme)、3D实时DRC等最新的设计技术及方法做了阐述。
0 W" Z9 t- h6 y$ Z$ D9 b/ c6 L4 U2 w/ ~( F6 W8 {
如果想提高PCB设计技术,了解除了PCB之外更多新的相关设计技术,可以参考一下这本书。
/ L+ W2 _& [+ C) s; d: m- p4 U  g
$ b+ C/ q4 n% |* x+ e. ~, o
; s; x+ Q2 {; S6 h/ T) x' ?
9 t7 A" D8 ^7 l) l% A0 v) A
! T9 H" t& j6 @  k

点评

支持!: 5.0
ray
支持!: 5
推荐一本版主的书:《Mentor Expedition实战攻略与高速PCB设计》  发表于 2015-1-23 16:51
支持!: 5
  发表于 2012-12-19 09:40
支持!: 5
好楼层啊  发表于 2012-11-15 15:21
支持!: 5
  发表于 2012-11-14 09:03

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发表于 2012-10-9 16:21 | 显示全部楼层
本帖最后由 zhongyiwaiting 于 2012-10-9 16:34 编辑
# G' t) H9 }0 {  o- V4 T# w2 r& Y) b! L3 p2 j, ?
LZ是AcconSys公司的李扬工程师?. i8 o7 w8 _8 g. q9 [: M
" b$ u6 C& J: j! {
希望EDA软件供应商的代理商的精英来EDA365论坛论道!7 L1 X* m, U* ?$ w  T) f
希望EDA软件官方积极参与进来!
7 E% M( W' n0 W% Q希望EDA365论坛是EDA软件官方与民间江湖人士的交流的平台!4 w/ ]; D* f0 u( F$ \6 u+ b" h' U
促进中国PCB Layout事业的提高和繁荣!7 n) H; V; a9 u1 i
也希望大家(不论官方与民间江湖人士)珍惜和爱护及支持EDA365论坛!

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 楼主| 发表于 2012-10-16 13:15 | 显示全部楼层
richardhjc 发表于 2012-10-16 08:54
4 I( L+ w- h+ \明白了,那也许是原理图用DC设计的,所以无法同步的关系。 谢谢。
& z! x3 i' H% ^- k3 e另外请教一下,EE中有没有方便的方法 ...
& y5 M( y3 ^) H; e; Z

! K' W8 M  b3 R7 U9 u
8 O6 c$ G0 y* y' C( `布线设置里有prevent loops,DRC检查里也有相关选项,可配合使用
batch DRC.PNG

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 楼主| 发表于 2012-10-14 20:36 | 显示全部楼层
回复15楼。
, u- h5 _& K3 m( w" N
4 @8 g* w0 P! E4 V9 C谢谢两位的回答。现在发现,以前的原理图是design capture设计的,但是EE7.9.3却没有这个工具,而DxDesigner打开design capture的一直有问题,不知道如何解决。
3 T8 B- w# i8 J' v: X' A' X  hDxDesigner无法打开design capture的设计,需要转换,开始菜单 > 所有菜单 > Mentor Graphics SDD > Translators > DC2DX Translator,可以试一下。
6 K9 t0 w7 S" m" b3 x: a7 q* |顺便吐槽一下,EE这么高级的软件,使用上也不是很顺手。当然我是初学者。
* }5 I5 s- K9 X7 L3 g1 P! m: f比如 plane assignment,布线后看不到,后来是用了别的方法看到的。
7 \# I$ G/ ~6 \! y6 r% u* X0 B正常应该是在布线模式下看得到,不知你用了何种方法看到的?
& G  F, e6 F1 Q2 |display太多选项,不小心选择了minus display后,无法恢复到以前的。%' j; T0 F$ _  }: z5 |$ M
最好保存显示设置Save Scheme,也方便以后调用。
  r) E' l4 L# m* E  S2 f
layer的颜色层指定后,不知为何有时候自己改变。4 m; _8 @" H& S: M5 q
有可能是Display Scheme变化造成的,调用自己保存的Scheme即可。$ M- ]: I* k' U& W5 Z! U5 s
还有比较不爽的是,无法让每个net name显示出来,所以要看net name的时候,要逐一选择。我比较习惯pin上能够显示net name,这样在布局规划的时候,比较直观。
& M  T7 Q; \$ S* l$ c, I3 {这个功能目前确实没有哦8 F+ k7 v( J* A4 y' f. I
然后desing capture brower,high light whole net,居然不能跨页,模糊搜索也不尽人意,sigh。& E! `( Z, u% K' S; l' L- h/ F
Desing capture不太熟悉,我接触的时候基本就是DX了。3 i" a8 g7 [! J2 h: z' N% \

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发表于 2012-10-8 17:29 | 显示全部楼层
本帖最后由 zhongyiwaiting 于 2012-10-8 17:30 编辑
3 |# r& C. v0 V2 z
. }/ f; A. b* x9 g- U' i; ^' G希望李扬先生编写一本书:以Dx-EXpedition流程,以工程项目为实例进行编写!8 ~6 _7 x$ J1 _+ r/ `8 u
期待中......
  ~3 R. O& m7 W; @持人民币待购!!!

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发表于 2012-10-8 17:05 | 显示全部楼层
本帖最后由 zhongyiwaiting 于 2012-10-8 19:44 编辑   |( e: \, W8 a; k$ o
8 I9 U! @8 T1 O: r* }
顶起!
: ~( ?7 f6 W- t4 c+ f1 T看目录,这本书应该是侧重IC版图设计的吧!
* u' [: g) s4 H8 G
9 i5 b' W+ B1 a; |7 A) Z' i* ^SEE:http://www.tushucheng.com/book/3083082.html3 J+ x! J: N% I* ]
4 y4 c* h! Q" a8 L) }5 c
内容提要:
2 X  w8 V$ D5 H. W李扬、刘杨编著的《SiP系统级封装设计与仿真——高级应用指南》介绍了SiP系统级封装的发展历程,以及当今最热门的SiP技术,并对SiP技术的发展方向进行了预测。
( L: S# Z& y$ `7 l9 a( ~# h本书重点基于Mentor Expedition Enterprise Flow设计平台,介绍了SiP设计与仿真的全流程。特别对键合线(wire Bonding)、芯片堆叠(Die Stacks)、腔体(Cavity)、倒装焊(Flip Chip)及重分布层(RDL)、埋入式无源元件(Embedded Passive Component)、参数化射频电路(RF)、多版图项目管理、多人实时协同设计(Xtreme)、3D实时DRC等最新的SiP设计技术及方法做了详细的阐述。在本书的最后一章介绍了SiP仿真技术,并通过实例阐述了SiP的仿真方法。
+ n- x3 t' U0 Z《SiP系统级封装设计与仿真——高级应用指南》适合SiP设计用户、封装及MCM设计用户,PCB设计的高级用户,所有对SiP技术感兴趣的设计者和课题领导者,以及寻求系统小型化、低功耗、高性能解决方案的科研工作者。目录:
+ K* ]" r6 s) j: {/ c' h3 a9 }第1章 Mentor公司SiP设计仿真平台
3 s4 U: }, R, E. a1 G! Q0 i! d1.1 从Package到SiP的发展
0 b9 L  k4 p; |% L0 B5 Y/ k1.2 Mentor公司SiP技术的发展 4 K, G! k! G/ y# m! P
1.3 Mentor SiP设计与仿真平台
( B8 o! L1 g# S! g& K. d0 H# r1.3.1 平台简介
- s9 M1 W2 Z7 d' b  _1.3.2 原理图输入
/ t) C6 z& x3 P7 ^, g9 `+ q8 X1.3.3 系统设计协同 ( {. Z8 n$ P9 Q- E/ h1 ~
1.3.4 SiP版图设计 % N6 S0 \& [: s0 \
1.3.5 信号完整性和电源完整性仿真
2 b  t4 o/ \2 Q7 s1.3.6 热分析仿真 0 s. N* p  R+ M% C9 d& @+ G
1.3.7 Mentor SiP设计仿真平台的优势和先进性
3 C0 D+ p7 h% @" _4 e1.4 在Mentor SiP平台中完成的项目介绍
4 `) x) f+ E' h$ j) L第2章 封装基础知识 9 N  d1 \( A0 J: w# J0 x$ x2 ]7 r
2.1 封装的定义与功能 5 V$ K! Q3 G/ E) L/ {
2.2 封装技术的演变与发展 3 _# G9 S" l8 h0 n0 s: _! o
2.3 SiP及其相关技术
+ Q- q& Q1 t3 j# @/ y6 t# L% P2.3.1 SiP技术的出现
- B$ P) n7 Y  s9 J. L2.3.2 SoC与SiP ' ?1 X: r* X9 P& z1 m
2.3.3 SiP相关的技术
- c( B4 k7 d! M5 H2.4 封装市场发展
6 _+ \9 ]9 U6 d% o# j2.5 封装厂家
/ p' r% E# H: E) Z# |6 J) b2.5.1 传统封装厂家
8 F4 [- k/ K+ E$ @6 [" M2.5.2 不同领域的SiP封装企业 : X; y) J7 u0 g9 ^) k9 @- ~0 Y* P2 z
2.6 裸芯片提供商 / r2 t1 v4 F% h4 A
第3章 SiP生产流程 3 ?: h+ C4 i8 j, k- ~3 b) T
3.1 BGA—主流的SiP封装形式 - R; Y; {3 {" f" b( X/ u% ~
3.2 SiP 封装生产流程
5 C& n, x; K/ j3.3 SiP封装的三要素
6 _% ~/ Y' x" l1 B; Y8 b第4章 新兴封装技术 $ ~' n! A" o/ ?' _$ }5 o" W  P
4.1 TSV(硅通孔)技术
8 u3 D! W6 ?! d: O; ~, e4.1.1 TSV介绍 8 l/ j" r5 @% h! {5 ]
4.1.2 TSV技术特点 8 j7 t3 G, H% w; q" t
4.1.3 TSV的应用领域和前景
9 V# ^( w8 f6 Q% v! g- h4.2 IPD(Integrated Passive Device)技术 # w4 V9 u0 f0 U3 \
4.2.1 IPD介绍 ; |9 Y) u5 i8 C0 i" E! A+ i# s
4.2.2 IPD的优势 1 |2 f9 ?. v4 `+ o6 W* o( ?
4.3 PoP(Package on Package)技术
. x& w. U  @8 m% T; \4.3.1 3D SiP的局限性
4 @2 E; p# O; G: ~7 D. l4.3.2 PoP的应用
+ W0 p4 W2 ]* l& E$ Y% b4.3.3 PoP设计的重点
- e0 o" ?, L2 w4.4 代表电子产品(苹果A4处理器)
' \8 }) L; [: Y( n3 H. N第5章 SiP设计与仿真流程 # I* d5 k. A8 j
5.1 SiP的设计与仿真流程 7 n: ?3 F- t7 Z
5.2 Mentor环境中的设计与仿真流程
5 c" J8 J7 R9 a3 J5.2.1 库的建立
9 P4 }' g. [0 i0 ^5.2.2 原理图设计 9 d% V3 @& b, p4 z, [* U3 j. h
5.2.3 版图设计
5 R* |' I+ m/ z6 |( N& j5.2.4 设计仿真 8 {6 K8 F& O5 `$ b! Y% ?4 F
第6章 中心库的建立及管理 2 g" [# R# E; y* w
6.1 中心库的结构
- G. I1 V7 G: [4 d6.2 Dashboard介绍 7 i; u0 v- W, e8 L9 E' B5 \4 J
6.3 原理图符号库的建立
. d8 F, B. ^- |( n9 Z/ k# P8 r+ I6.4 裸芯片Cell库的建立 8 P( d: ^, u3 {" e2 {* k
6.4.1 创建裸芯片Padstack
1 O9 |9 @; U) [+ w6.4.2 创建裸芯片Cell
7 X, j" q4 ?% [6.5 BGA Cell库的建立 8 R) M% {/ E7 q$ P! l8 I" Y) ?, z
6.5.1 创建BGA Padstack
! q! J& X2 {$ F( P: G1 C6.5.2 手工创建BGA Cell
1 Z( j2 \3 d" r# v6 v, W# I6.5.3 使用Die Wizard创建BGA Cell
% h7 l: n% w, O6.5.4 LP Wizard专业建库工具
9 Z- U" M: ~( a6.6 Part库的建立
/ o6 a0 [( \: b  L; M: D/ \  h  f6.7 通过Part创建Cell 8 H* Q) s  Z" E6 h; e
第7章 原理图输入
! ?$ l8 W. z% @* Q2 K7.1 网表输入 ' G! _9 I5 I  [0 ~1 R+ C" }
7.2 基本原理图输入 $ `8 e. X8 R+ S: C% `: {& A: ^, f8 G
7.2.1 启动DxDesigner
, Z% l; _8 {& A) ^4 V8 G6 f$ w! x7.2.2 新建项目 5 L4 ?2 g% y" b3 E
7.2.3 设计检查
9 `. |" I7 F* V- x  c# z7.2.4 设计规则设置 , E( N  B! u* `% R, V& k
7.2.5 设计打包Package
# r8 \# v7 p  S4 }" V$ q9 l7.2.6 输出Partlist 8 w3 x$ Q) ^/ _& I* F: x. p4 m
7.2.7 原理图中文输入
! U# j% ]5 @, g8 N- w( E/ ~2 @+ F4 ~7.2.8 进入版图设计环境 % f4 Q) h, v6 u  O
7.3 基于DxDataBook的原理图输入 ! y0 r* d; N! S, b! q" y, n+ ^
7.3.1 DxDataBook介绍 * w; p4 ~( L$ ]5 N
7.3.2 DxDataBook使用 : [5 n/ k( l- @( n6 n
7.3.3 元器件属性的校验和更新
0 L9 W# E; Y/ |% R第8章 多版图项目管理与原理图多人协同设计
% e4 C: b) h1 v' `8.1 多版图项目管理
( K( j% @! V+ R, I& q0 {/ ?4 O% ]8.1.1 SiP与PCB协同设计的需求 ' P8 u$ j4 r9 O6 Y% L  ^. p
8.1.2 多版图项目设计流程
1 U+ Q8 _! ~. i; a8 c8.2 原理图多人协同设计
9 M9 B2 y0 |' Y! M- N1 Q! ?8.2.1 协同设计的思路 6 c: j$ w  l6 U% P: S9 a( I" W
8.2.2 原理图多人协同设计的操作方法 8 Q7 X- g7 H$ O% d# K0 r
第9章 版图的创建与设置
# O+ @# t, f/ N8 _4 G5 W/ g9.1 创建版图模板
9 \  k3 l+ x0 p9.1.1 版图模板定义
2 a/ a4 o6 `! |+ j8 n' k8 X# j9.1.2 创建SiP版图模板
* t4 \- [  q4 ]9 c! f/ e9.2 创建版图项目 . D: H; [# h  ^! @
9.2.1 创建SiP项目
9 S2 M" H' M% N/ y9.2.2 进入版图设计环境
& W! R' j; q$ J% }0 o: c$ E9.3 版图相关设置与操作
! c" _0 c7 P2 Y7 i8 n( i9.3.1 版图License控制介绍
. i7 W6 i% x0 a: u8 G9.3.2 鼠标操作方法
0 {) n6 J5 I' C: F7 s3 o) o9.3.3 三种常用操作模式 0 a& G& {: p3 c( U% I
9.3.4 显示控制 Display Control 4 j7 ]$ M; q! n2 I
9.3.5 编辑控制 Editor Control 6 Y  o4 T$ E+ f7 X, y
9.3.6 参数设置 Setup Parameters
2 d: X5 n. J, M+ ~  G3 j, |% m6 L9.4 版图布局 0 Y6 O* c: k( H" b
9.4.1 元器件布局
1 G$ M- l) B9 A1 i% U- f9.4.2 网络自动优化
5 y. C9 P8 s' G, x. i% I9.5 版图中直接查看原理图-eDxD View
6 Z  n8 R+ z* I! A/ W9.6 版图中文输入 7 y5 W% a) g% h
第10章 约束规则管理 $ ^( n7 w! Y' D$ [2 U
10.1 CES约束编辑系统
6 q) G0 x( x: ]+ @1 \9 c10.2 方案Scheme , c, O* Y9 o3 L" T
10.2.1 创建方案Scheme " L! g) q) }- Q* Y7 w
10.2.2 在版图设计中应用Scheme
* q/ l" y% W+ G10.3 定义基板的层叠及其物理参数
% y+ p2 Z9 P) S10.4 网络类规则 Net Class
0 \9 M; N( F. m4 ?, p+ t( q10.4.1 创建网络类并指定网络到网络类
- v1 H  z( Z$ {- d% J% q4 ~; J10.4.2 定义网络类规则
$ J( `/ }0 Z2 i6 O10.5 间距规则 Clearance - U6 K  b1 p" T$ B
10.5.1 间距规则的创建与设置
. g6 V6 E- F3 P* }10.5.2 通用间距规则 * @1 m8 J* F9 M" O
10.5.3 网络类到网络类间距规则 - O# @4 \2 W7 h' `2 E2 K* m9 {1 o3 Z
10.6 约束类 Constraint Class : D  T/ Y% ]; z6 c: `8 K
10.6.1 新建约束类并指定网络到约束类 " N4 Z6 a7 A; X# F
10.6.2 电气约束分类 , [9 A0 [. n9 T7 m! G2 O: `5 M3 y0 k
10.6.3 编辑约束组
" o5 G  B5 y" {7 i$ M9 @) K5 P10.7 CES和版图数据交互
* k# _1 E7 C, q" S+ v; X第11章 Wire Bonding设计 " r0 b  }2 m/ }
11.1 Wire Bonding概述
7 n5 D6 U' ^% d8 q4 V( S, _, H11.2 Bond Wire 模型
$ f/ M/ e8 d& E4 k) R# y11.2.1 Bond Wire模型定义 / E* ~6 p8 T: l! @5 |- M* P' e
11.2.2 Bond Wire模型参数 8 p3 k: j3 E5 e; ]4 l
11.3 Wire Bonding工具栏及其应用
. _4 Q& A1 v4 X$ K' F0 B# F9 C11.3.1 手动添加Bond Wire
& G6 r; ?" t# w# V! f7 \11.3.2 移动及旋转Bond Pad
4 J' W- U- n- S8 v$ A% K11.3.3 自动添加Bond Wire及Power Ring , n5 n! F! a+ z+ W1 {; j, A
11.3.4 Bond Wire规则设置
0 Z5 _0 h( b' g. ], }" }" z# u11.3.5 实时Bond Wire编辑器Wire Model Editor 8 b) ?3 G& {# L7 G' e9 T' `) t8 a
第12章 腔体及芯片堆叠设计
+ }3 E! w  a6 |/ f% h7 C: P. f12.1 腔体Cavity ; b0 P3 A' t7 N; r& D2 K! t0 ^* j
12.1.1 腔体的定义
5 I. }& U. ~' G3 `: I12.1.2 腔体的创建 0 I; ?$ u1 s, I
12.1.3 将芯片放置到腔体中
, W, R8 u6 l% N/ `3 \12.1.4 在腔体中键合
) I4 S( |( l3 H8 j2 k12.1.5 埋入式腔体设计及将分立器件埋入基板
+ S7 E  C/ X: M  K/ u; \; j  |0 N! Y12.2 芯片堆叠 " M* I. L; O6 g' {# H
12.2.1 芯片堆叠的概念 ' ?7 ^& c- i/ |' m- C
12.2.2 芯片堆叠的创建
! i9 _& W$ H! E0 E12.2.3 并排堆叠芯片 % L3 n: C8 c) l3 E, O5 \5 `
12.2.4 调整堆叠中芯片的相对位置 * E7 C8 t1 i( t. D6 b
12.2.5 芯片堆叠的键合
; O4 O5 C( i, m7 ]2 |* _0 ~第13章 FlipChip及RDL设计 # d. A, e: _! t: A2 {
13.1 FlipChip的概念及特点
  o5 X0 k- a  `13.2 RDL的概念
5 ~( O9 W: N2 P' t2 d! A6 d13.3 RDL设计 & d1 Z9 z8 B0 I9 o* I$ Q
13.3.1 Bare Die及RDL库的建立 4 P* I4 a9 l) u) j
13.3.2 RDL原理图设计
; V' [; Z3 G& e4 @) o13.3.3 RDL版图设计
( H- f) e$ e9 N( L13.4 FlipChip设计 3 d$ ^. I5 ?# p; ?( X
13.4.1 FlipChip原理图设计
# G, Z5 w3 K6 A7 D* B6 o13.4.2 FlipChip版图设计
) I6 W! K# j8 u: U9 C第14章 布线与敷铜
" \% M9 T/ m4 K9 X$ h5 W6 r14.1 布线
, W2 l$ [8 W; H0 i14.1.1 布线综述 0 w" B, m) i. J" F
14.1.2 手工布线
, w* O& c8 V! f2 j. o0 p2 C( e14.1.3 Plow布线模式 ' f# r5 S& X( h% e  u, S. L9 ?
14.1.4 Gloss平滑模式 1 V" j6 v1 H) _$ _! m- l
14.1.5 固定Fix和锁定Lock ( J& m0 E( c3 _4 v1 m" |; p( L0 _
14.1.6 层的切换
! u1 \! [6 F8 v14.1.7 移动导线和过孔 ! c2 @2 ^/ r( {" {/ f
14.1.8 电路复制
' \" x. M6 a! [% ?8 L7 V9 `14.1.9 半自动布线
  x1 X2 |! e) m2 ^14.1.10 自动布线
$ [6 N% W- ^3 J" N4 g14.1.11 差分对布线
" B4 C( @7 C7 n0 I4 d, P14.1.12 长度控制布线 . N1 `6 l# O4 B5 c4 D0 Y
14.2 敷铜
) o7 ~; p' e+ E: }6 n0 c! h14.2.1 敷铜定义 $ U1 ~" i# s5 z, s2 F
14.2.2 敷铜设置
! p3 X! |" r" x7 o  D$ r% g0 o14.2.3 绘制敷铜形状 / z/ r+ D1 {& U& W
14.2.4 修改敷铜形状 + X7 ^5 E5 p9 F1 e9 V5 z4 I; b
14.2.5 生成负片敷铜
+ Q9 M0 A4 p0 @- Z14.2.6 删除敷铜数据
% r# I* \( o# ?, O/ C( a14.2.7 检验敷铜数据 . l/ v4 o( _' U
第15章 埋入式电阻、电容设计
/ a* L, @1 f3 Y! x15.1 埋入元器件技术的发展 . I7 e) g+ O" J, P  f$ h( s( J% o
15.1.1 分立式埋入技术
6 p  V+ O2 _8 r% J15.1.2 平面式埋入技术 ( J4 e- _1 k; Z# M
15.2 埋入式电阻、电容的工艺和材料 ! \3 U5 S8 W% w' x- S- F5 m
15.2.1 埋入式电阻电容的工艺Processes
" Y3 d- z, v8 k# B; A15.2.2 埋入式电阻、电容的材料Materials
2 A8 U! N+ ?7 t, W1 X1 [, c15.2.3 电阻材料的非线性特征 3 I4 D( o* r) h( w/ e5 w
15.3 电阻、电容自动综合
" h+ r+ o+ M) g, y6 E9 ~15.3.1 自动综合前的准备
8 |- H. e: }, |15.3.2 电阻自动综合
8 z; U/ p* j; [" L1 @15.3.3 电容自动综合 + l* }# e5 [* Q+ A. Q* g, }
第16章 RF射频电路设计 , d/ Q# V1 o( _- R  q# S. g$ z
16.1 RF SiP技术
2 f& \" ^. d# ?3 Z# P6 o$ N- R16.2 Mentor RF设计流程
. {( I0 H; s6 l0 e$ T# X9 n16.3 RF原理图设计
; C- J; t/ G3 O4 w3 P5 Q16.3.1 RF元器件库的配置 ' F6 B- ?6 h- b1 }0 C
......
* U. A8 |6 U- c1 y9 Z/ n; F. Q& D7 t, @$ f# g3 B& C

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发表于 2012-10-8 17:16 | 显示全部楼层
本帖最后由 zhongyiwaiting 于 2012-10-8 17:19 编辑 # M, V7 ?3 s8 I( E+ y

8 o0 M4 m! ~) O; |: \$ pSEE:http://www.acconsys.com/News/2012/7/7rlzxl9rib.htm' G- u; ^6 i7 Z* v7 C" i0 A
& L, W% B% b- r0 P" V8 J
奥肯思公司资深技术工程师李扬先生撰写* Q' i8 n4 P  `# M

5 D( ]) d0 S0 s$ B* n8 x# }0 q9 C《SiP系统级封装设计与仿真-Mentor Expedition Enterprise Flow高级应用指南》一书已经由电子工业出版社正式出版发行。该书由奥肯思公司工程师和用户一起编著。
( H1 ]6 z- c% H/ a, e. l6 a& M作者简介:
6 N8 c: ^# r; E) v& s+ P- ^9 n2 f    李扬,毕业于北京航空航天大学,获得航空宇航科学技术硕士学位。曾在中国科学院空间科学与应用研究中心,西门子公司工作,现任奥肯思公司SDD 产品线应用工程师,主要负责SiP、PCB以及系统仿真等软件的技术支持工作,已经参与和指导了国内十多款SiP、MCM、LTCC等项目,在SiP设计领域积累了丰富的经验。 1 Y# T) J- S/ _4 \! Y5 s# A+ l
    刘杨,毕业于清华大学,获得电子材料与封装技术博士学位、曾在中国科学院微电子研究所工作,现任联想研究院高级研究员,从事智能手机等移动终端系统级封装及小型化技术的开发。
# D9 g/ s- |8 L) Z/ l5 h内容简介:
# ^4 X4 i0 C5 l: u- w    本书案例基于EE7.9.2版本编写,介绍了SiP系统级封装的发展历程,以及当今最热门的SiP技术,并对SiP技术的发展方向进行了预测。本书重点基于Mentor Expedition Enterprise Flow设计仿真平台,介绍了SiP设计与仿真的全流程。特别对键合线(Wire Bonding)、芯片堆叠(Die Stacks)、腔体(Cavity)、倒装焊(Flip Chip及RDL)、埋入式无源器件(Embedded Passive)、参数化射频电路(RF)、多人实时版图协同设计(Xtreme)、3D实时DRC等最新的SiP设计技术及方法做了详细的阐述。
  _" X$ I( H* |( F+ ~' z' U    本书适合SiP设计用户、封装设计用户、PCB设计的高级用户,所有对SiP技术感兴趣的设计者和课题领导者,以及寻求系统小型化、低功耗、高性能解决方案的科研工作者。
7 P) @5 D: j: _! c7 P              : w& |! B6 n# {' q7 `

) g7 S. ?' E& |5 t6 g9 j$ i

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发表于 2012-10-9 08:48 | 显示全部楼层
这本书写的还是比较通俗易懂的,至于一些操作,写的还是稍微简单了些。如果在详细点就好了!还有一些设计上的东西跟印制板生产商的结合度不是很好!不过整体还是不错的!

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发表于 2012-10-9 09:17 | 显示全部楼层
顶楼主,一定找一本看看。

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 楼主| 发表于 2012-10-9 09:56 | 显示全部楼层
zhongyiwaiting 发表于 2012-10-8 17:05
6 w7 _3 t- U* y# N9 W' o7 m顶起!6 t) a! f' _, y/ {( ]
看目录,这本书应该是侧重IC版图设计的吧!

0 K- T- e; ]+ q0 Q, T7 ^" y这本书侧重封装、SiP基板的版图设计,除了键合线、腔体等元素外,和PCB版图设计方法是一致的。

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发表于 2012-10-9 10:04 | 显示全部楼层
顶起,在学习,
& Z9 N# A' l( g% A, R7 k果断入手!

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 楼主| 发表于 2012-10-9 15:52 | 显示全部楼层
谢谢 zhongyiwaiting,海龙,zxli36,mrain 顶贴支持。4 _( ~) |1 I, V. g! p: S. ]

# G* _& s( S) nSiP技术的发展在某种程度上会取代一部分PCB,尤其对那些高密度、小型化、高性能的PCB设计。

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 楼主| 发表于 2012-10-11 09:47 | 显示全部楼层
本帖最后由 li_suny 于 2012-10-11 09:49 编辑
; Y) K! a* T! P5 X' B  Q1 m, o
zhongyiwaiting 发表于 2012-10-9 16:21
4 M* D7 C2 P2 }/ O/ n 希望EDA软件供应商的代理商的精英来EDA365论坛论道!
9 v$ u, t) z7 o9 m! Z; b: S 希望EDA软件官方积极参与进来!
; o( t% Y9 X0 @$ t$ N' H! y 希望EDA365论坛是EDA软件官方与民间江湖人士的交流的平台!9 }1 b8 c: R: a/ |6 |( g
促进中国PCB Layout事业的提高和繁荣!/ ?$ }2 U' i) e, m
也希望大家(不论官方与民间江湖人士)珍惜和爱护及支持EDA365论坛!
( \7 u! U! N# Y- K- O- w3 ?9 t5 w- T

8 M1 @- o" }' ^4 m2 `您说的很有道理,谢谢您的支持!

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发表于 2012-10-11 10:24 | 显示全部楼层
为什么用DxDesinger7.9.3打开以前的一个project,会说是:this project cannot be opened because it does not belong to supported flows.

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 楼主| 发表于 2012-10-11 22:55 | 显示全部楼层
本帖最后由 li_suny 于 2012-10-11 22:58 编辑
+ g; |; c0 B, [7 {
richardhjc 发表于 2012-10-11 10:24 ; U, N' V; d' a: E
为什么用DxDesinger7.9.3打开以前的一个project,会说是:this project cannot be opened because it does  ...
5 G( v. u& J$ j8 L6 e

! P9 P* _7 ~$ c2 i那有可能这个数据是RE的数据。- _3 ^) r# G, i4 K

) T' B$ T8 M8 }# }+ s环境变量里设置MGC_ALLOW_EXPPCB_ON_RE_DB=1即可用Expedition工具打开RE数据(和版本也有关),但是注意,这个文件夹里面是没有网表信息的,所以不能进行前标和反标的。
$ J# q' t) v( n" P* i9 i* Y5 c3 M; D0 P" u6 e
如果是EE的设计,看是否是EE2005的网表流程,也会有这样的提示。EE2007以后基本不建议使用网表流程了。

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发表于 2012-10-12 09:07 | 显示全部楼层
本帖最后由 zhongyiwaiting 于 2012-10-12 09:19 编辑 " d- p; ]4 Y0 N. i) n" [
li_suny 发表于 2012-10-11 22:55 2 A* R8 I) O3 K1 ~. A
那有可能这个数据是RE的数据。) C/ U" _; q/ t. u2 Q

0 w+ M4 {4 e/ b; W环境变量里设置MGC_ALLOW_EXPPCB_ON_RE_DB=1即可用Expedition工具打开 ...
1 B6 h; t. C8 N' H8 T/ W5 q
% j$ g: j& K3 t9 @$ ?
回复:% K6 H5 j  s5 x9 L  r5 y% V
如果是EE的设计,看是否是EE2005的网表流程,也会有这样的提示。EE2007以后基本不建议使用网表流程了。    9 N2 [9 L* c/ I' G& s( ]4 E& J
      8 P0 s# u3 W' b- K. @- b4 _

. v& \8 z' H7 T* n7 u        比较倾向OrCAD Capture+Expedition的Netlist流程,主要是OrCAD Capture的易用性和画原理图的美观性,但OrCAD Capture与Expedition的关联性不如PADS Logic+PADS Layout之间的关联性亲密.
) p; t0 l* r5 p, _( _  [$ k      而DX+Expedition的流程中的DX画原理图就非常差强人意,在论坛上看到DX是MentorGraphics官方主推的PCB Layout前端电路原理图绘制工具,这就是EE2007之后的软件是DX+Expedition Flow,没有DC+Expedition Flow,而DC画原理图就比DX美观多多.不管是MentorGraphics官方的何种意图和战略目的,从某种意义上讲,MentorGraphics官方绑架了Expedition,""强奸""了用户的民意.
4 h! E3 ~0 `  v& Q, T# `      刚装上EE7.9.2,只看了LM工具,有改进:Hole的形状都包括,相应的热焊盘的形状也都有了.既然MentorGraphics官方主推DX+Expedition Flow,那MentorGraphics还有很多工作要做,让EDA软件易用和深入人心.我当初看上Expedition,就是看了Expedition的视频,被她布线的灵巧性和行云流水般的艺术感所诱惑.有人说CB Layout是一门艺术,只是时下的功利性, PCB Layout难......6 n) ^# l& c9 k8 E2 P; g! v9 ?
     当初,PowerPCB(PADS)俘获了很多Layout人的心,但目前的PADS实质性的改进不大,在PCB封装创建应把MentorGraphics EE的LM工具关于Hole的形状和热焊盘的形状的改进应用到PADS上,做到与时俱进!另外PADS的布线工具也应予以改进:减少人工工作量!

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发表于 2012-10-12 11:12 | 显示全部楼层
谢谢两位的回答。现在发现,以前的原理图是design capture设计的,但是EE7.9.3却没有这个工具,而DxDesigner打开design capture的一直有问题,不知道如何解决。5 c; A; f; |. |4 X5 B4 f) B2 K
& |; P4 y6 R& L* A( C
顺便吐槽一下,EE这么高级的软件,使用上也不是很顺手。当然我是初学者。
# S( c( d( {( w, l) w1 \比如 plane assignment,布线后看不到,后来是用了别的方法看到的。- i2 N" ^& y6 [1 s4 E5 _5 C
display太多选项,不小心选择了minus display后,无法恢复到以前的。
* Y0 [) ?+ `' }  H" B; Ilayer的颜色层指定后,不知为何有时候自己改变。
; {" T& t5 t# w; ^: a8 O( }6 r3 o还有比较不爽的是,无法让每个net name显示出来,所以要看net name的时候,要逐一选择。我比较习惯pin上能够显示net name,这样在布局规划的时候,比较直观。
) q* w3 J5 l  E" i( j( R然后desing capture brower,high light whole net,居然不能跨页,模糊搜索也不尽人意,sigh。
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