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《Mentor SiP系统级封装设计与仿真》出版与技术答疑!

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发表于 2012-10-8 15:31 | 显示全部楼层 |阅读模式

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鉴于本帖回帖数过多,查找不便,为方便讨论,本帖已关闭,任何技术问题,欢迎在本版另外发帖讨论!
. f9 S9 d" o$ O- G
" |8 i6 K1 N, X1 s( M# \8 z

; F$ k! N( N) a6 b$ C2 h  ~! RMentor市面上的参考书籍确实很少,这确实在一定程度上影响的Mentor工具的使用。
4 u/ u" Z( P3 m# l, z) o" i/ \& E0 E; S
《SiP系统级封装设计与仿真-Mentor Expedition Enterprise Flow高级应用指南》是一本以SiP(System in Package)技术为基础编写的,其所有的功能都是在EE 7.9.2~EE7.9.3设计平台中实现。其设计流程和PCB一样,包括:元器件建库、原理图设计、布局布线、规则设置、设计检查、生产数据输出等基本和PCB相同,PCB设计师可以参考相关章节。# \8 `/ _" ?* n: Q

0 `; E# b/ y4 q1 b当然,这是一本PCB设计的提高书籍,除了PCB设计之外,本书对键合线(Wire Bonding)、芯片堆叠(Die Stacks)、腔体(Cavity)、倒装焊(Flip Chip)及重分布层(RDL)、埋入式无源元件(Embedded Passive Component)、参数化射频电路(RF)、多版图项目管理、多人实时协同设计(Xtreme)、3D实时DRC等最新的设计技术及方法做了阐述。
/ q, d' Z1 }: y! F- W$ s' c1 A! K5 x
2 k! N1 |. H! W7 s$ t7 `% o$ M如果想提高PCB设计技术,了解除了PCB之外更多新的相关设计技术,可以参考一下这本书。

7 i' w" f0 W) t9 E: H
/ m4 |* Y4 L' D' c* }

8 u& y1 P2 J- J1 v2 j5 ~
, E  h6 E3 Y& k  ]4 J( n- K6 k& I& ?3 w; o2 h* y

点评

支持!: 5.0
ray
支持!: 5
推荐一本版主的书:《Mentor Expedition实战攻略与高速PCB设计》  发表于 2015-1-23 16:51
支持!: 5
  发表于 2012-12-19 09:40
支持!: 5
好楼层啊  发表于 2012-11-15 15:21
支持!: 5
  发表于 2012-11-14 09:03

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发表于 2012-10-9 16:21 | 显示全部楼层
本帖最后由 zhongyiwaiting 于 2012-10-9 16:34 编辑 4 F( e/ q0 b' }) B8 J

( v2 h/ `' W; ~LZ是AcconSys公司的李扬工程师?
0 _( n* m/ d4 u7 v% Y4 g
) V- [; J1 K, F* [+ K3 ^) q9 G希望EDA软件供应商的代理商的精英来EDA365论坛论道!
9 p2 T( D. y. y, u3 l- W8 G7 J* g希望EDA软件官方积极参与进来!' R  k. U. |! e6 x( q+ g8 S
希望EDA365论坛是EDA软件官方与民间江湖人士的交流的平台!
$ P7 N' }) S' s' {促进中国PCB Layout事业的提高和繁荣!: K1 @; c3 f- H) t& S# C) l0 q
也希望大家(不论官方与民间江湖人士)珍惜和爱护及支持EDA365论坛!

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 楼主| 发表于 2012-10-16 13:15 | 显示全部楼层
richardhjc 发表于 2012-10-16 08:54 $ z+ Z8 {: m& g
明白了,那也许是原理图用DC设计的,所以无法同步的关系。 谢谢。
2 ]& C+ Z1 ~* \1 V$ s另外请教一下,EE中有没有方便的方法 ...
5 Z$ K* @" M  g. o+ i$ R
9 T4 g$ Y6 h/ U* U

4 {% ]4 Y: |# d8 ?3 e布线设置里有prevent loops,DRC检查里也有相关选项,可配合使用
batch DRC.PNG

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 楼主| 发表于 2012-10-14 20:36 | 显示全部楼层
回复15楼。
' `/ O/ o+ w9 ?9 M
7 Z! P: D/ [+ j; j) X谢谢两位的回答。现在发现,以前的原理图是design capture设计的,但是EE7.9.3却没有这个工具,而DxDesigner打开design capture的一直有问题,不知道如何解决。" o% C( b9 a' {" W$ Y9 g
DxDesigner无法打开design capture的设计,需要转换,开始菜单 > 所有菜单 > Mentor Graphics SDD > Translators > DC2DX Translator,可以试一下。
  L( L& \& A3 |# Y) J顺便吐槽一下,EE这么高级的软件,使用上也不是很顺手。当然我是初学者。
% E' U7 g+ b- y  l4 Y7 h' r$ b比如 plane assignment,布线后看不到,后来是用了别的方法看到的。
! a4 n( {# [  M4 }% D正常应该是在布线模式下看得到,不知你用了何种方法看到的? 3 z$ X1 ]% @% u1 ]: m# ?' C  d' u
display太多选项,不小心选择了minus display后,无法恢复到以前的。%
9 M+ m* H. x7 Z6 @( C) f最好保存显示设置Save Scheme,也方便以后调用。
8 r3 u$ i) ^' D$ }! ]
layer的颜色层指定后,不知为何有时候自己改变。' b# I9 ^4 J( S
有可能是Display Scheme变化造成的,调用自己保存的Scheme即可。
; R* a9 h' Y" z8 @2 p2 h1 z: ?还有比较不爽的是,无法让每个net name显示出来,所以要看net name的时候,要逐一选择。我比较习惯pin上能够显示net name,这样在布局规划的时候,比较直观。& ~7 w! R. e) b* r% }6 V( M/ v
这个功能目前确实没有哦  C; o( M3 A+ H- l8 E
然后desing capture brower,high light whole net,居然不能跨页,模糊搜索也不尽人意,sigh。" H$ s% Y- o" [5 B5 ^
Desing capture不太熟悉,我接触的时候基本就是DX了。
  J6 G& R! W+ ^7 C& N

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发表于 2012-10-8 17:29 | 显示全部楼层
本帖最后由 zhongyiwaiting 于 2012-10-8 17:30 编辑 - a: c6 l4 S/ x: i6 f

, Q. a. V; C3 o/ Q希望李扬先生编写一本书:以Dx-EXpedition流程,以工程项目为实例进行编写!/ G  d, r( a1 Q
期待中......4 n, b! E! {% a3 p7 }4 Z* b. T3 `
持人民币待购!!!

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发表于 2012-10-8 17:05 | 显示全部楼层
本帖最后由 zhongyiwaiting 于 2012-10-8 19:44 编辑 2 M4 d. G  X, u. \, z
; h4 j8 n0 y; H2 k  O( Z% S
顶起!
4 r! q, p& G  f7 Z看目录,这本书应该是侧重IC版图设计的吧!" ]: u" k3 C6 t; F' h. t. U
; t3 K% R& z& T
SEE:http://www.tushucheng.com/book/3083082.html  ~, z: [4 q4 h% A/ t* [

+ `+ I' b8 h' y" x+ @内容提要:# N; a9 ~6 G! F) u$ k/ t1 e
李扬、刘杨编著的《SiP系统级封装设计与仿真——高级应用指南》介绍了SiP系统级封装的发展历程,以及当今最热门的SiP技术,并对SiP技术的发展方向进行了预测。 % F- J: u0 q2 G5 r) M4 Z! `+ X
本书重点基于Mentor Expedition Enterprise Flow设计平台,介绍了SiP设计与仿真的全流程。特别对键合线(wire Bonding)、芯片堆叠(Die Stacks)、腔体(Cavity)、倒装焊(Flip Chip)及重分布层(RDL)、埋入式无源元件(Embedded Passive Component)、参数化射频电路(RF)、多版图项目管理、多人实时协同设计(Xtreme)、3D实时DRC等最新的SiP设计技术及方法做了详细的阐述。在本书的最后一章介绍了SiP仿真技术,并通过实例阐述了SiP的仿真方法。 ) C* H+ k5 [7 f3 R8 O0 W: b
《SiP系统级封装设计与仿真——高级应用指南》适合SiP设计用户、封装及MCM设计用户,PCB设计的高级用户,所有对SiP技术感兴趣的设计者和课题领导者,以及寻求系统小型化、低功耗、高性能解决方案的科研工作者。目录:
% _& K' M: e" L9 A第1章 Mentor公司SiP设计仿真平台
& F* D) E  s4 y6 g1.1 从Package到SiP的发展 , ]* d7 c5 z; O0 b4 b) a
1.2 Mentor公司SiP技术的发展 8 v& P6 H' z( M
1.3 Mentor SiP设计与仿真平台
- U5 }3 h) R- j7 ~' ?1.3.1 平台简介 + D2 f& J# j% d
1.3.2 原理图输入
' f$ N  r& V$ N7 W+ ^1.3.3 系统设计协同 8 B) u1 i# M$ w0 F  y0 ]
1.3.4 SiP版图设计 4 l% h4 L& p. N5 n! S7 {2 t
1.3.5 信号完整性和电源完整性仿真
: L( y' P+ R; d7 V1.3.6 热分析仿真 : e5 I) s  h: t0 X
1.3.7 Mentor SiP设计仿真平台的优势和先进性 - M  _1 l. I8 }
1.4 在Mentor SiP平台中完成的项目介绍 $ D0 i0 y4 ~* l3 Y3 g3 V
第2章 封装基础知识 8 c& H  F& q6 ~
2.1 封装的定义与功能 5 S1 I5 |  f9 d- s; q
2.2 封装技术的演变与发展
2 p6 ^; W3 {) w+ B7 T2.3 SiP及其相关技术 * A' B' P- w( _/ P; P% y& D7 d
2.3.1 SiP技术的出现 . t0 H4 {4 V  u& ^; \- d
2.3.2 SoC与SiP " i, Y8 I4 t' K& f3 K
2.3.3 SiP相关的技术
7 C( ^; F6 S% u7 P" B4 \* |; v2.4 封装市场发展 ; O' \; w9 o# w9 `' m& r! O
2.5 封装厂家
8 Y6 f8 v, t+ {& B2.5.1 传统封装厂家 ' s4 I* n: A$ G* k- T& Y8 H
2.5.2 不同领域的SiP封装企业 8 r+ i0 p" H5 {$ t
2.6 裸芯片提供商 * f! u* ]) R7 v) _1 ]) D' M
第3章 SiP生产流程 2 [6 C7 e# N! y6 |, w& D( C0 R
3.1 BGA—主流的SiP封装形式
- `7 p' @( C: \- q6 {- \& R! u3.2 SiP 封装生产流程 ) j1 A* }6 A: f) ?$ ^
3.3 SiP封装的三要素
6 V# y0 }/ N$ S- ~  y8 n; f% k第4章 新兴封装技术 6 p  F4 ^; i& u8 w' Q" U, ^) S& b7 ^
4.1 TSV(硅通孔)技术
+ I- F2 _6 D0 r4.1.1 TSV介绍
8 U  J2 I& }9 y5 L+ O' Z8 w2 b4.1.2 TSV技术特点 + i# c/ ^2 T+ ?' ~1 }* p. S( ]/ g
4.1.3 TSV的应用领域和前景 4 k8 ~2 k0 [" q
4.2 IPD(Integrated Passive Device)技术
2 Z$ I( @1 X. z0 O& Z6 R/ z4.2.1 IPD介绍
& w) s, ~% ^4 c' e9 z4.2.2 IPD的优势
  ?1 |& m; Q, a. `' A- Z  a' _8 D4.3 PoP(Package on Package)技术 ! `! t( G4 t# o$ h2 s
4.3.1 3D SiP的局限性 " ^% W! e* q' E- M
4.3.2 PoP的应用
5 x' D# C$ _3 ]" x6 E4.3.3 PoP设计的重点
) k  Z: R) i9 o4.4 代表电子产品(苹果A4处理器) ; J; V6 t, H  X; a# b  @
第5章 SiP设计与仿真流程
, _9 H5 n6 j8 f3 b9 K1 B9 v5.1 SiP的设计与仿真流程
% l- X5 z6 O% H; o" u: [0 r5.2 Mentor环境中的设计与仿真流程 * L! V! t: L) t( ?; J2 j
5.2.1 库的建立
/ g# N* s) i2 Z$ N  s0 Y5.2.2 原理图设计   z$ r; A) U8 {# Y9 p6 d' R, ?
5.2.3 版图设计
$ {4 W( B6 s4 |7 K5.2.4 设计仿真 & X2 |+ R. v8 [
第6章 中心库的建立及管理
3 ]* t) C7 F- h+ t6.1 中心库的结构 ' Z2 ?) N4 x" h
6.2 Dashboard介绍 9 C% J$ ]$ |& @- W* x$ `
6.3 原理图符号库的建立
/ Q, c: e# A" s' ~! x0 ~' A6.4 裸芯片Cell库的建立
' z5 u: q- j/ M" j9 ]6.4.1 创建裸芯片Padstack
& _- j3 g# J/ o) I7 h6.4.2 创建裸芯片Cell
% G! x; f* [3 J) [6.5 BGA Cell库的建立 2 {' S# e, {1 L7 G% l" `
6.5.1 创建BGA Padstack % L* `& J; Q6 `+ S  O6 R
6.5.2 手工创建BGA Cell
2 o$ A5 H1 q; _! S, r6.5.3 使用Die Wizard创建BGA Cell
) W- l; P! x; f7 y/ {6.5.4 LP Wizard专业建库工具
3 F: T2 {, x1 P6.6 Part库的建立
7 P7 W( q! R) |- s4 c* W7 `6.7 通过Part创建Cell
, x; T# t/ ^4 P; ^, u/ V3 ^! O第7章 原理图输入
# N4 K( o3 |1 K4 Z. h  j5 X# l5 Z) X7.1 网表输入 " P6 t! h  w2 M
7.2 基本原理图输入 1 v( A9 F& {9 M7 ]
7.2.1 启动DxDesigner
+ m: o6 Z+ a2 J2 ^! {# R7.2.2 新建项目 6 B/ p! y' ]- d% J) P5 {- G& Q
7.2.3 设计检查 2 ]9 d1 v4 p+ X: s, I# m! g& _( Z
7.2.4 设计规则设置 5 h0 {' k! Y# T  S- S
7.2.5 设计打包Package
/ ^7 N' }' ]* G5 k4 g& J7.2.6 输出Partlist
: B+ U8 w1 z9 D6 v% a7.2.7 原理图中文输入
, R  `& n- E9 L) \6 `7.2.8 进入版图设计环境 8 K0 O- F4 {& G; ?& t& k! ?5 r7 e
7.3 基于DxDataBook的原理图输入
! D- w, b- m* U( Y+ S7.3.1 DxDataBook介绍 . G( K; v( I9 V/ h& P
7.3.2 DxDataBook使用
5 O/ }* y1 r# ?% y3 ~7.3.3 元器件属性的校验和更新
) b: ]; d7 J# K$ F6 `& A第8章 多版图项目管理与原理图多人协同设计 & f/ T8 B9 t! H+ z3 M
8.1 多版图项目管理 . I( Z7 s" \* J. a! q( x8 o
8.1.1 SiP与PCB协同设计的需求
* f* ]' N1 f7 `. K  V- S9 a8.1.2 多版图项目设计流程
; K: \! Q0 i9 \. ^& ?8.2 原理图多人协同设计 ! f$ n* e; x7 n5 N7 w! F
8.2.1 协同设计的思路   n' L1 R2 T6 j& |' i) |
8.2.2 原理图多人协同设计的操作方法 ! K; e, ~0 O7 J* i$ R0 ?
第9章 版图的创建与设置 . M: l1 r8 s0 v& s
9.1 创建版图模板
4 |# f0 N6 T9 N, A" T2 j9.1.1 版图模板定义
0 {" c& n/ b) s3 X- ~8 i7 b9.1.2 创建SiP版图模板 ) T  d, C; t( A/ K7 d
9.2 创建版图项目 / g4 p- F7 R8 t$ P
9.2.1 创建SiP项目
6 s6 O3 U% `/ C( ^! ]9.2.2 进入版图设计环境
/ H" q! A& _7 C& T- A2 V+ O9.3 版图相关设置与操作 ) O& w) s# i% u  c
9.3.1 版图License控制介绍 ; ~0 E3 P  f" I3 j$ I4 c1 C
9.3.2 鼠标操作方法 0 I7 z/ T7 B4 S6 e6 N& u  K- Z  E# v
9.3.3 三种常用操作模式 4 a* F4 \  V) h  ?$ p9 D" c8 Q0 A
9.3.4 显示控制 Display Control   K1 Q$ U" v9 T( S  k1 d  Z) [
9.3.5 编辑控制 Editor Control + n/ \$ B( b4 k0 c% F$ g# S( ]$ g
9.3.6 参数设置 Setup Parameters
# z2 Z1 l& _, R* s& ]8 a/ Y9.4 版图布局 + H! z! D$ t9 l- ^; O% l
9.4.1 元器件布局 + b; k: W' x- c9 ]
9.4.2 网络自动优化
1 }. p1 g- m' B8 c) m( n9.5 版图中直接查看原理图-eDxD View ! @7 ^# E; a* @: U! R8 p2 @' C
9.6 版图中文输入 % o! l  ~3 {8 \& _' J+ k
第10章 约束规则管理
8 \. k7 J1 D+ O- g" S5 u* v1 j10.1 CES约束编辑系统 ) H2 |# `/ G3 G2 ^3 \+ P5 D
10.2 方案Scheme
$ B1 s8 Z* S9 D10.2.1 创建方案Scheme
: q0 _5 l* D  B- D8 r% b5 r3 m, K5 y10.2.2 在版图设计中应用Scheme " E: ]) x+ `, `8 N7 ^1 ?5 E' n
10.3 定义基板的层叠及其物理参数 3 j/ Z0 R- o' S# `2 g+ y  x
10.4 网络类规则 Net Class
+ m6 C4 m6 S9 c0 p2 q: d10.4.1 创建网络类并指定网络到网络类 / L- a' M, K; P/ G7 Y& v9 h$ N# W
10.4.2 定义网络类规则
' W2 e, U" _: x% j. ~3 u10.5 间距规则 Clearance
7 f( n1 D( e' D0 N9 z10.5.1 间距规则的创建与设置
) y& J+ L3 ?# W10.5.2 通用间距规则 $ i! E! y9 G& D+ D; B
10.5.3 网络类到网络类间距规则
2 m6 Z5 {  X$ ?! f1 A: b  l10.6 约束类 Constraint Class * J9 v6 I* L( q& f8 v  S
10.6.1 新建约束类并指定网络到约束类 # l0 [6 E5 G$ f0 U
10.6.2 电气约束分类
$ `+ Y5 V7 o) M- t: ~- w* H8 O+ y10.6.3 编辑约束组
% j# o' X6 z9 Y2 Z; ^0 l/ }10.7 CES和版图数据交互
; s" s2 |5 h6 v; a1 J$ L( d7 Q第11章 Wire Bonding设计 & r4 [0 N" i" X
11.1 Wire Bonding概述
  R6 [8 Z2 ^2 z7 c% `6 ~11.2 Bond Wire 模型
' V; N3 h" {$ G6 y; O+ s- _& y& N11.2.1 Bond Wire模型定义 % X# B) V6 |% v  p6 {5 k' B& G
11.2.2 Bond Wire模型参数
" Q% I9 E3 z" b" j8 t5 s' `11.3 Wire Bonding工具栏及其应用
; B* j$ S5 v5 n. I11.3.1 手动添加Bond Wire
, h2 m( ]. i) I# }+ `* e11.3.2 移动及旋转Bond Pad ' p1 r0 V3 D5 ~8 |8 Q- N
11.3.3 自动添加Bond Wire及Power Ring
* l& i8 p; x  ^! V7 q% q( S11.3.4 Bond Wire规则设置
3 |0 y5 V- u: O! `& R* z11.3.5 实时Bond Wire编辑器Wire Model Editor
+ h2 P+ }$ q' |+ o/ g! t' f0 S第12章 腔体及芯片堆叠设计 ( g2 Y2 I% ^% m% Z8 O
12.1 腔体Cavity 6 X) R* U$ ^8 W5 Y; Z
12.1.1 腔体的定义
$ Z: }$ ]* j+ E2 ^2 Z3 }3 d+ J12.1.2 腔体的创建 " d* R8 F$ h1 s% D+ l; Z+ B8 P
12.1.3 将芯片放置到腔体中 ; i2 C1 Y& a, l
12.1.4 在腔体中键合 ; [8 @2 b1 M' H; {& F! a
12.1.5 埋入式腔体设计及将分立器件埋入基板
' f: y' r6 c2 p8 f1 K  C) h' M12.2 芯片堆叠   H0 O0 W7 m" j- ~
12.2.1 芯片堆叠的概念 : S' R# U; u; b; ^4 @! P" g7 a2 R
12.2.2 芯片堆叠的创建 % s/ V% C) ]% l( @; ]4 \
12.2.3 并排堆叠芯片
9 ?' Q6 g% ~3 ^: N3 H12.2.4 调整堆叠中芯片的相对位置 $ @* E$ L8 a& q; f: G: Y4 o
12.2.5 芯片堆叠的键合 * P  h1 P1 X( Y+ v0 U
第13章 FlipChip及RDL设计 + K+ t2 H* p8 a- E! M
13.1 FlipChip的概念及特点
! W! @( X7 k/ d# B6 k+ w/ ]+ D5 z- u13.2 RDL的概念 1 X  t7 O5 c# ^7 r" o
13.3 RDL设计 . K9 m  ]- _. b6 w; a# L. ]
13.3.1 Bare Die及RDL库的建立 " c' J, p. g- n  E2 O. l: x3 E
13.3.2 RDL原理图设计 4 N$ P: \! A  \! L- a; y5 r
13.3.3 RDL版图设计
1 `' y, a' ~( ^. M# B13.4 FlipChip设计 # |' Z( R& T3 x: O
13.4.1 FlipChip原理图设计 0 d; r: X- c( u! V  d, w- R1 w+ M
13.4.2 FlipChip版图设计
, |: c3 [1 u# {0 f0 ^! {+ m: X% p第14章 布线与敷铜
- q: T, f+ y- |: S/ t( J14.1 布线 ! A( w3 j4 ~1 r: k* }
14.1.1 布线综述
1 y7 U9 M. {5 o8 K- b+ w( h7 [14.1.2 手工布线 5 E( V/ i5 H: _# j9 ~  q* d5 K
14.1.3 Plow布线模式
  U% r% h% O7 `9 I3 i# [14.1.4 Gloss平滑模式
/ {3 z; I3 k+ D! p14.1.5 固定Fix和锁定Lock
; [2 D+ D( `- q; _14.1.6 层的切换
' `' n3 `4 C0 k  o0 ~7 ^* {8 k. Y14.1.7 移动导线和过孔
, g* l2 T& R# L% g: B) b7 B/ j/ S14.1.8 电路复制
; N, w# `; j$ d14.1.9 半自动布线
2 L6 N0 v+ T8 |8 C3 `  s14.1.10 自动布线
8 d; t# D/ f: p3 K5 P5 a14.1.11 差分对布线
; t" y& P: J! o1 d6 F% O0 k0 W5 _14.1.12 长度控制布线
' |* q* Y. p$ K! i8 @; c! o14.2 敷铜 ; v  X# Z* Z3 H* H, H/ k
14.2.1 敷铜定义
+ x3 E+ e6 y5 {* B* }1 R6 a7 e' F0 V14.2.2 敷铜设置
$ Y1 R& e' R+ ]/ g- M; \14.2.3 绘制敷铜形状
. N0 q$ R- J' L: o/ l' K14.2.4 修改敷铜形状
; n; ~" J. T- d& {2 j14.2.5 生成负片敷铜   k3 T4 ~; O* m4 W3 ~; {$ P3 M
14.2.6 删除敷铜数据 * L1 W6 q" c5 f6 s) x7 }- S
14.2.7 检验敷铜数据
0 q. v/ h7 d- c  P2 e9 w/ @! w; G* J第15章 埋入式电阻、电容设计
5 N7 \# h. F8 {0 Q! t4 o$ s- n15.1 埋入元器件技术的发展   c& F0 T% J" H, s0 i5 x
15.1.1 分立式埋入技术
  z7 i+ I, |; A( A/ W15.1.2 平面式埋入技术 2 Z  U7 h$ e- M  I% J1 P1 z; t! c
15.2 埋入式电阻、电容的工艺和材料
$ `1 G7 q- d/ |9 b$ k& v6 u15.2.1 埋入式电阻电容的工艺Processes " a  q9 B& Y5 d
15.2.2 埋入式电阻、电容的材料Materials 3 g  P% V- _3 L+ m, ]) p6 [/ M
15.2.3 电阻材料的非线性特征
/ L( t$ g7 L: |5 ]. s7 B15.3 电阻、电容自动综合
0 q8 R- U/ I2 B5 L3 V9 x; F# ^5 c; {; c0 s15.3.1 自动综合前的准备 ' Q# w6 h, R  \5 u! E
15.3.2 电阻自动综合
: u" _% H/ m# M  j15.3.3 电容自动综合 4 {6 J" r- c  {+ n& B9 Z# ^" t3 R
第16章 RF射频电路设计 : S9 ]. x# ~9 n+ x
16.1 RF SiP技术 . i" Z7 {3 Q( u4 H$ K! n! T& I
16.2 Mentor RF设计流程 " [+ g* C5 e) J% u/ A
16.3 RF原理图设计
. @  H& ~& ]  ]% G) Y/ B16.3.1 RF元器件库的配置 $ j5 F( o. ~% v  y2 ^: z2 h( h
......6 W) H. O* O9 G/ q

2 {! \" N  @# _& X0 F2 t% z

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发表于 2012-10-8 17:16 | 显示全部楼层
本帖最后由 zhongyiwaiting 于 2012-10-8 17:19 编辑 / Y' Q# c7 x* z  g9 p
6 Y4 f* c6 ]4 I3 k* p4 r: x
SEE:http://www.acconsys.com/News/2012/7/7rlzxl9rib.htm: }3 F& h# Y) J& ?. \

( d5 C/ O- N/ u. m( F# Q' Z2 Q. @: h奥肯思公司资深技术工程师李扬先生撰写0 G% c& P# r, l5 `: |" ]8 `
- [# ]* ^5 q: ?" c( W
《SiP系统级封装设计与仿真-Mentor Expedition Enterprise Flow高级应用指南》一书已经由电子工业出版社正式出版发行。该书由奥肯思公司工程师和用户一起编著。" q, k* ?/ `* w/ z8 t) E- k
作者简介: $ L% o- |) N% K/ r) Z
    李扬,毕业于北京航空航天大学,获得航空宇航科学技术硕士学位。曾在中国科学院空间科学与应用研究中心,西门子公司工作,现任奥肯思公司SDD 产品线应用工程师,主要负责SiP、PCB以及系统仿真等软件的技术支持工作,已经参与和指导了国内十多款SiP、MCM、LTCC等项目,在SiP设计领域积累了丰富的经验。 0 j2 q9 [" O. N: r2 u, S
    刘杨,毕业于清华大学,获得电子材料与封装技术博士学位、曾在中国科学院微电子研究所工作,现任联想研究院高级研究员,从事智能手机等移动终端系统级封装及小型化技术的开发。
3 b  ]- d6 T9 P9 O1 {内容简介:
$ |5 V4 ?! Y0 h4 W0 t: `3 |    本书案例基于EE7.9.2版本编写,介绍了SiP系统级封装的发展历程,以及当今最热门的SiP技术,并对SiP技术的发展方向进行了预测。本书重点基于Mentor Expedition Enterprise Flow设计仿真平台,介绍了SiP设计与仿真的全流程。特别对键合线(Wire Bonding)、芯片堆叠(Die Stacks)、腔体(Cavity)、倒装焊(Flip Chip及RDL)、埋入式无源器件(Embedded Passive)、参数化射频电路(RF)、多人实时版图协同设计(Xtreme)、3D实时DRC等最新的SiP设计技术及方法做了详细的阐述。
& b% n2 I' n: e4 B    本书适合SiP设计用户、封装设计用户、PCB设计的高级用户,所有对SiP技术感兴趣的设计者和课题领导者,以及寻求系统小型化、低功耗、高性能解决方案的科研工作者。 : u  A2 `# t0 L3 L  U( K, O
              / O# E% d% b: O' d2 z  [+ e
% Q: m$ h4 S& i4 D$ {, ]3 u

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发表于 2012-10-9 08:48 | 显示全部楼层
这本书写的还是比较通俗易懂的,至于一些操作,写的还是稍微简单了些。如果在详细点就好了!还有一些设计上的东西跟印制板生产商的结合度不是很好!不过整体还是不错的!

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发表于 2012-10-9 09:17 | 显示全部楼层
顶楼主,一定找一本看看。

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 楼主| 发表于 2012-10-9 09:56 | 显示全部楼层
zhongyiwaiting 发表于 2012-10-8 17:05 6 O5 ?) e" L. `# y# ~
顶起!9 i) f" ~2 n! \% j
看目录,这本书应该是侧重IC版图设计的吧!
8 j. m) f! R( \1 X5 l+ `9 n& X
这本书侧重封装、SiP基板的版图设计,除了键合线、腔体等元素外,和PCB版图设计方法是一致的。

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发表于 2012-10-9 10:04 | 显示全部楼层
顶起,在学习,
$ A4 e0 s) P. X  L& x1 U& Y+ q果断入手!

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 楼主| 发表于 2012-10-9 15:52 | 显示全部楼层
谢谢 zhongyiwaiting,海龙,zxli36,mrain 顶贴支持。
  d1 z1 q, V' U/ G5 [8 k, N; X7 K) M- s+ K( j# h' H8 o2 u
SiP技术的发展在某种程度上会取代一部分PCB,尤其对那些高密度、小型化、高性能的PCB设计。

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 楼主| 发表于 2012-10-11 09:47 | 显示全部楼层
本帖最后由 li_suny 于 2012-10-11 09:49 编辑 9 A' X  M. Y. U  a" ]# F- k
zhongyiwaiting 发表于 2012-10-9 16:21
0 j- Q- o7 W% [, l 希望EDA软件供应商的代理商的精英来EDA365论坛论道!
1 o; H3 m$ g) n) `: a  N 希望EDA软件官方积极参与进来!+ e2 p  w: F9 g) z0 i9 V/ \- o
希望EDA365论坛是EDA软件官方与民间江湖人士的交流的平台!; Z# ?" ~; ~; K0 i  D; ]
促进中国PCB Layout事业的提高和繁荣!
) s3 e1 _4 N/ g0 [& e) |7 ` 也希望大家(不论官方与民间江湖人士)珍惜和爱护及支持EDA365论坛!

- |  ~! l4 Y! O' n  ]* o( q4 v% o+ O0 J5 P' j8 \$ J* J
您说的很有道理,谢谢您的支持!

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发表于 2012-10-11 10:24 | 显示全部楼层
为什么用DxDesinger7.9.3打开以前的一个project,会说是:this project cannot be opened because it does not belong to supported flows.

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 楼主| 发表于 2012-10-11 22:55 | 显示全部楼层
本帖最后由 li_suny 于 2012-10-11 22:58 编辑
! _! i1 J3 d/ f
richardhjc 发表于 2012-10-11 10:24 6 W  w1 b: }# ^: A8 m4 U8 a4 i0 w8 S" {
为什么用DxDesinger7.9.3打开以前的一个project,会说是:this project cannot be opened because it does  ...
5 U; X5 I0 i. ~. A6 u! l8 L
* S1 d: ^2 @3 w/ A# E/ b
那有可能这个数据是RE的数据。
1 m' V* S0 A. w6 J9 n) d
: A* @8 }1 c: l) i环境变量里设置MGC_ALLOW_EXPPCB_ON_RE_DB=1即可用Expedition工具打开RE数据(和版本也有关),但是注意,这个文件夹里面是没有网表信息的,所以不能进行前标和反标的。# |* K/ r2 }2 j$ g

) o7 z) \/ M9 h: D' v- A) Q如果是EE的设计,看是否是EE2005的网表流程,也会有这样的提示。EE2007以后基本不建议使用网表流程了。

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发表于 2012-10-12 09:07 | 显示全部楼层
本帖最后由 zhongyiwaiting 于 2012-10-12 09:19 编辑 + P1 h( P' [% o# u5 a
li_suny 发表于 2012-10-11 22:55 + f7 Y( I% D  v$ k- b# Y
那有可能这个数据是RE的数据。
7 l/ E9 Z$ m1 m2 M2 E0 h$ p8 q- k# Q/ M0 \
环境变量里设置MGC_ALLOW_EXPPCB_ON_RE_DB=1即可用Expedition工具打开 ...
) w9 s- N% l) A0 \. d
8 _8 ~  @' k2 g$ c
回复:
4 v9 ~5 o' D, E如果是EE的设计,看是否是EE2005的网表流程,也会有这样的提示。EE2007以后基本不建议使用网表流程了。    : C& G# c6 I& G% c' a5 K
      
! L4 b3 S6 G6 s+ V" @3 {/ X
4 R/ v8 m0 T1 B" X        比较倾向OrCAD Capture+Expedition的Netlist流程,主要是OrCAD Capture的易用性和画原理图的美观性,但OrCAD Capture与Expedition的关联性不如PADS Logic+PADS Layout之间的关联性亲密.% @' g- E  r. b$ h5 ^
      而DX+Expedition的流程中的DX画原理图就非常差强人意,在论坛上看到DX是MentorGraphics官方主推的PCB Layout前端电路原理图绘制工具,这就是EE2007之后的软件是DX+Expedition Flow,没有DC+Expedition Flow,而DC画原理图就比DX美观多多.不管是MentorGraphics官方的何种意图和战略目的,从某种意义上讲,MentorGraphics官方绑架了Expedition,""强奸""了用户的民意.
( B0 r. P6 R/ W+ I, \      刚装上EE7.9.2,只看了LM工具,有改进:Hole的形状都包括,相应的热焊盘的形状也都有了.既然MentorGraphics官方主推DX+Expedition Flow,那MentorGraphics还有很多工作要做,让EDA软件易用和深入人心.我当初看上Expedition,就是看了Expedition的视频,被她布线的灵巧性和行云流水般的艺术感所诱惑.有人说CB Layout是一门艺术,只是时下的功利性, PCB Layout难......' Z" q7 a- B5 ]1 I* ]
     当初,PowerPCB(PADS)俘获了很多Layout人的心,但目前的PADS实质性的改进不大,在PCB封装创建应把MentorGraphics EE的LM工具关于Hole的形状和热焊盘的形状的改进应用到PADS上,做到与时俱进!另外PADS的布线工具也应予以改进:减少人工工作量!

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发表于 2012-10-12 11:12 | 显示全部楼层
谢谢两位的回答。现在发现,以前的原理图是design capture设计的,但是EE7.9.3却没有这个工具,而DxDesigner打开design capture的一直有问题,不知道如何解决。
" Q- _6 ]( w* f  p: k" @* d, J+ A! r2 U2 C6 F( }9 p) A
顺便吐槽一下,EE这么高级的软件,使用上也不是很顺手。当然我是初学者。
+ h. p; W, @5 c4 \比如 plane assignment,布线后看不到,后来是用了别的方法看到的。# C# M7 e, J+ w, E% `' }
display太多选项,不小心选择了minus display后,无法恢复到以前的。8 S' x2 Q  [; Y+ [# V, p
layer的颜色层指定后,不知为何有时候自己改变。/ j: n8 k" ]  b9 F3 t# b8 p
还有比较不爽的是,无法让每个net name显示出来,所以要看net name的时候,要逐一选择。我比较习惯pin上能够显示net name,这样在布局规划的时候,比较直观。
- l$ d  I7 T$ c# K9 E0 A然后desing capture brower,high light whole net,居然不能跨页,模糊搜索也不尽人意,sigh。
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