本站微信 收藏本站 设为首页
 找回密码
 注册

QQ登录

只需一步，快速开始

扫一扫，访问微社区

巢课
电巢直播8月计划
EDA365电子工程师网»技术社区 › 电子技术社区 › 封装库论坛 › powerpcb 封装问题
返回列表 发新帖
查看: 746|回复: 1
打印 上一主题 下一主题

powerpcb 封装问题

[复制链接]
ycii

1

主题

3

帖子

-8965

积分

未知游客(0)

积分
-8965
跳转到指定楼层
1#
发表于 2010-1-12 17:21 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

EDA365欢迎您！

您需要 登录 才可以下载或查看，没有帐号？注册

x
建封装时，IC outline默认是all layer( {4 w4 P# `0 |2 Y9 B. E
书上建议放在silkscreen top; m$ U% q$ K& B8 s7 s
请问如果，使用时我把它放在bottom layer会不会出问题??
分享到:  QQ好友和群QQ好友和群 QQ空间QQ空间 腾讯微博腾讯微博 腾讯朋友腾讯朋友 微信微信
收藏收藏 支持！支持！ 反对！反对！

下载资料威望不够？点击查看获取威望的N种方法>>
回复

举报

EDA365微信号及QQ群号！
coolabo

5

主题

18

帖子

880

积分

三级会员(30)

Rank: 3Rank: 3Rank: 3

积分
880
2#
发表于 2010-1-16 13:56 | 只看该作者
一般来说要放在ALL LAYER，如果零件是放在TOP，放在TOP 没问题，如果零件放在BOTTOM层，放在TOP就有问题了，放在BOTTOM层也有同样的问题！

下载资料威望不够？点击查看获取威望的N种方法>>
回复 支持 反对

举报

返回列表 发新帖
高级模式
B Color Image Link Quote Code Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

推荐内容上一条 /1 下一条

巢课

技术风云榜

关于我们|手机版|EDA365 ( 粤ICP备18020198号 )

GMT+8, 2024-11-5 12:16 , Processed in 0.078510 second(s), 32 queries , Gzip On.

深圳市墨知创新科技有限公司

地址:深圳市南山区科技生态园2栋A座805 电话:19926409050

快速回复 返回顶部 返回列表