trocipek 发表于 2018-3-16 11:21
* i& {/ k; _5 ?* |4片DDR3走菊花链。
1. 空间足够，一起等长，控制不了200mil以内。
) B( @  G2 v) I$ Y2 q; m2 Q3 ^2.组内等长。5mil

问题1：单片DDR3的两组数据线为一个组一起等长，等长误差+/-25mil，数据组1和数据组2都要各自同组同层；
6 u& {) y) i) I; [. @
问题2：地址命令控制时钟组内等长误差+/-50mil；
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( C5 f  D$ M; K4 E4 b, J" c3 B) q问题3：在芯片规格书没有特殊要求下，地址命令控制时钟组合与数据组间无需等长；

问题4：多颗DDR3各组数据线各自同组同层，组内误差+/-25mil，在没有特殊要求情况下各组之间无需等长；
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! n, h* k% D0 ?, E数据线和地址线都必须有完整的参考平面，电源在电源层切割处理；DQS和CLK对内等长+/-5mil。如果芯片有Pin Delay，等长的时候还必须将Pin Delay加入等长里面去；
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至于地址线是走T型拓扑还是走Fly-By就得看CPU芯片是否支持读写平衡了，2-4片走T或Fly-By对信号影响不大，在不清楚CPU芯片是否支持读写平衡的情况下优先走T型拓扑，若要走Fly-By需提前确认CPU芯片支持读写平衡；8颗以上若芯片支持读写平衡，建议走Fly-By，如果芯片不支持读写平衡，那只能走T型拓扑了;

  \% y& K5 i1 e1 U仅供参考！
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具体的等长误差其实是根据你使用的主控芯片DDR Controller的能力来的，DDR Controller内部是可以调整CK、DQS等信号的delay或者说Phase的，这样可以弥补外部走线不等长对Timing造成的影响，DDR Controller调整能力越强对等长的约束就越弱，这部分会涉及到DDR的参数配置。另外，DDR的走线其实除了外部PCB上的走线，还包括IC内部的走线，如BGA封装的一般都会有类似PCB走线的Substrate，Substrate中DDR走线也不一定都是等长的，所以优先还是参考你主控芯片的Layout Guide。当然，等长做的越严格自然越保险。

学习了，谢谢

学习了

按guideline的要求做，最靠谱。

数据8根加上一对DQS加一根DQM  每组11根，走同层，同组等长，误差这种东西软件厉害的可以放宽点，软件差的控制小点，地址控制一大组，这个误差可以大点没关系，自己查一下芯片资料，看看要求控制多少，一般都会很详细的给你写出来的。

& i5 w" n$ Q7 h$ v7 m8 c2 [  z问题1： 单片中数据组1和数据组2之间需要误差要控制多少？——这个通常组内控制等长就行，2mil，同组同层走线，尽量靠近DDR芯片所在层走线，不同组不用控制等长。
问题2： 地址命令控制时钟组内等长误差控制多少？尽量控制5mil吧
问题3： 地址命令控制时钟组合数据组间等长误差控制多少？尽量控制5mil吧
8 L5 \4 m  X; G2 A$ H; c+ Q  ~. Y- S问题4： 每片DDR3之间是否有等长要求？每片DDR芯片之间的地址控制时钟信号如下：主芯片和第一个DDR之间的地址控制时钟信误差5mil；第一片和第二片之间的地址控制时钟信号一般800mil(最好仿真眼图确定)误差5mil；第二片和第三片之间的地址控制时钟信号设一个长度，一般600mil(最好仿真眼图确定)误差5mil；第三片和第四片之间的地址控制时钟信号设一个长度，一般600mil，误差5mil。主芯片到最后一个DDR信号的总链路的误差20mil左右。

另外，还有间距要求。同组数据信号8mil，不同组数据信号12mil；同组控制信间距12mil，不同组控制信间距20mil；数据控制信号间距20mil

学习拉。

学习了

最好可以拿到主芯片的guide line，里边有详细说明

下雨天睡觉 发表于 2018-3-16 14:52
+ X- R  u% i  e; u具体的等长误差其实是根据你使用的主控芯片DDR Controller的能力来的，DDR Controller内部是可以调整CK、DQ ...

% P' O9 a% L& @9 N哦哦！谢谢！
6 X, l1 g" D6 ?: k5 D3 z6 e

楼上大神们都说的很正确

liuchao6102616 发表于 2018-3-16 11:45
多谢指教，两片DDR的数据线不需要等长吧？

2 H. I& x$ J' t. z% l参考 大神，写的很详细。
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這侽孓譙悴丶 发表于 2018-3-16 11:45
问题1：单片DDR3的两组数据线为一个组一起等长，等长误差+/-25mil，数据组1和数据组2都要各自同组同层；
...

2 O% F2 o  _4 Y8 @明白了  多谢大神

trocipek 发表于 2018-3-16 11:21
& ~3 T3 X+ N! b6 V4片DDR3走菊花链。
1. 空间足够，一起等长，控制不了200mil以内。
2.组内等长。5mil

3 G# E4 ?/ d* a) L$ t: O多谢指教，两片DDR的数据线不需要等长吧？
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