★★★ 大家一起学PADS （一）★★★......【有问必答贴】

安瑞

我现在用是这种的

江峰

2 f+ J& a7 x) B( T2 c9 V4 g
sch pcb.zip (285.96 KB, 下载次数: 15)

2011-11-25 19:43 上传

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，版主，我里面的logic导入layout怎么就立马会关掉layout程序，帮忙看看
/ _) Z1 B/ x9 y

; i; D+ a% ^- N: O. D5 qjimmy:
2 U3 R  o' B  F# }$ Y
" @$ Y+ q2 _0 u" j4 d我用pads9.3打开，一切正常，可以正常打开。
& e, `$ k% x& G3 O0 A, @
1 p/ B+ Y( ~) ^8 m* F% c应该是你的软件没有破解成功。附件是转成2005格式的原理图和PCB

6 o4 J$ z9 W4 @3 m  l7 R 新建文件夹.rar (79.99 KB, 下载次数: 7)

2011-12-22 14:12 上传

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rvmoon

请问楼主，我刚开始学pads07，先发现原来自己做的元件有问题，导成pcb时老是出问题，出现如下提示：
  d: Y. O: a3 L: t: CReading file --  C:\Documents and Settings\Administrator\桌面\my_RF_circuit2.asc
1 W. ?* c3 M! l7 `+ Z9 B& }  OATTRIBUTE VALUES
: T/ X5 N) _- h9 U1 _# c- CNET GND
Warning: Attribute of type description not allowed for specified object
  K0 L$ Q- G9 Y$ o**INPUT WARNINGS FOUND**

5 l, q. `- D+ O这一般是哪里的问题，如果将来把把元件修改好后，如何在logic中统一的大批量的更新同一类型的元件？
& M, m5 B% ]0 m5 h; m/ W, d谢谢啦

rvmoon

楼主，我的问题已经解决了，自己总结的如下，不知道对不对：
4 F9 c& D: {7 j# u$ _1、pads中只能对part添加描述attribute，不能对net添加描述（一个芯片的引脚需要通过77欧姆的微带线接地，我之前对引脚和地之间的连线添加了attribute，就报错了，后来删除之后就好了）；
& m7 n: D% _2 C  T/ t+ |2、自己画的电容元件，在做元件的时候，在part information for part对话框的pins选项卡中的的type，把两个引脚均选择了source类型，后来在原理图中，需要电容接地的地方（如电源滤波），pads认为source和GND直接相连了，就报warning。后来把两个引脚source类型改选成了undefined之后，warning就消失了。
  p$ w3 W; \1 J1 M9 f: j* t' h应该是以上的原因了，呵呵，自己是个新菜鸟，以后还多向楼主请教

蜗牛宝

jimmy,你好！
想请问下您有没碰过这种情况，就是新建封装中不是有个decal wizard，打开这个窗口，正常来说应该是全部显示，但是现在出现整个窗口无法全部显示的情况。（过大，无法拖动显示窗口）调整了电脑的分辨率也不行。

Alsen

江峰 发表于 2011-11-25 20:01
/ h6 }& e' y$ R4 U  G+ q8 X5 ]，版主，我里面的logic导入layout怎么就立马会关掉layout程序，帮忙看看

9.3版本导入网表，LAYOUT正常；建议你先把原理图导出TXT格式，关闭软件，再打开软件，重新导入到原理图里再导入PCB试试！

For_a_better

请问pads里面的flood与hatch有什么区别！！

jimmy

For_a_better 发表于 2011-12-2 14:50
请问pads里面的flood与hatch有什么区别！！

! s0 m8 Y7 E8 r  z; Z, e  h
2 x: ?. q; L+ d* Z" l
1

天下小兵

楼主,在POWERPCB导ECO进去,当封装改变时,有没有办法不删掉走线.

如风

在SCH与PCB比较中出现如下信息：PCB Net List Errors Report - led-2.sch - Wed Dec 07 14:41:54 2011
------------------------------------------------------------------
9 a" ]! d% J7 ?- D3 |Design to Library Part Consistency Check
, ^4 D7 ]  `/ U' E) v6 q6 W----------------------------------------
No Library consistency checking errors.

Single/Zero Pin Net Warnings
----------------------------
/ |) m6 R; q" F0 U: D2 a) U$ MNet $$$2 has less than two pins in PCB net list file.

) u3 g2 X: N0 W* |3 y) a, r2 iSchematic Connectivity Errors
-----------------------------
No connectivity errors or warnings.
****************************************
0 E; P0 q+ O; O/ I1 B  DUNMATCHED NET PINS IN Schematic
-------------------------------
' n# c& F7 h* T) z# I9 }$$$10827            C11.1        
" M2 e' C. `# B& p+ i$$$2                R37.1        
GND-2               C11.2        
; D! K8 ^* h$ |, p, A
UNMATCHED NET PINS IN PCB
$ D8 C& T0 x0 o4 b; }-------------------------
0 Y+ v: X8 b# {3 l# H$$$10827            C11.2        
$$$2                R37.1        R7.3        
GND-2               C11.1        R7.2        
3 q* y7 T+ E- w8 C5 [检查PCB与原理图中连接相同，但为何会这样报错？

如风

如风 发表于 2011-12-7 14:41
在SCH与PCB比较中出现如下信息：PCB Net List Errors Report - led-2.sch - Wed Dec 07 14:41:54 2011
--- ...

呵呵，确实如此，只是以前两边同时改再比较就没问题，但这次例外。因为在PCB中个别封装做过修正所以不敢ECO。

如风

如风 发表于 2011-12-8 08:43
% _3 r6 ]! V( M  x( A) D  M呵呵，确实如此，只是以前两边同时改再比较就没问题，但这次例外。因为在PCB中个别封装做过修正所以不敢E ...

试过了，但还是那两个脚有问题，R37（在SCH、PCB比较时总是显示出网络名，但明明都是一样的）、VR1（在SCH、PCB比较时总是说两个脚失去）、Q2第2脚（PCB安全检查总出错找不到原因）我添附请帮忙看看出错原因？

如风

jing 发表于 2011-11-17 09:22
[attach]46133    不知道这个附件你能看到不    就是铺垌上的字的笔画部分是镂空的   

铺铜上的字是缕空的？要做成这种效果有两种方法，1.单独做一层 ROUTING CUT层，导出时特别提示为走线层割开，并在发GEB时提示板厂将之做出来。目前我遇到的是日资厂一般会有这种要求，不仅要求有走线CUT层，还要求丝印也要有CUT层，曾做一个假三层板（双面板+一层碳油），最后做出来输出近10多层资料。2.还有一种方法就是用小画家，将文字镂空变成线断，用BMP2ASC.EXE程序再导入走线层，这样也可以做出来。只是缺点是这样做出的PCB文件会很大。因为是线段填充的。

greip

LZ，我在走线走到一半，不小心点了Verify Design...屏幕上出现很多出错的圈圈标示，，要怎么才能去掉这个标示。

libo7812

从这里学到很多东西啊