4片DDR3等长分组请教，急急急

hitguoliang

问题1： 单片中数据组1和数据组2之间需要误差要控制多少？——这个通常组内控制等长就行，2mil，同组同层走线，尽量靠近DDR芯片所在层走线，不同组不用控制等长。
- x' k/ a8 C% F. V$ p/ N" K问题2： 地址命令控制时钟组内等长误差控制多少？尽量控制5mil吧
/ g* U2 v3 h$ W( D. g+ I7 r问题3： 地址命令控制时钟组合数据组间等长误差控制多少？尽量控制5mil吧
问题4： 每片DDR3之间是否有等长要求？每片DDR芯片之间的地址控制时钟信号如下：主芯片和第一个DDR之间的地址控制时钟信误差5mil；第一片和第二片之间的地址控制时钟信号一般800mil(最好仿真眼图确定)误差5mil；第二片和第三片之间的地址控制时钟信号设一个长度，一般600mil(最好仿真眼图确定)误差5mil；第三片和第四片之间的地址控制时钟信号设一个长度，一般600mil，误差5mil。主芯片到最后一个DDR信号的总链路的误差20mil左右。

另外，还有间距要求。同组数据信号8mil，不同组数据信号12mil；同组控制信间距12mil，不同组控制信间距20mil；数据控制信号间距20mil

wuqiongsu

数据8根加上一对DQS加一根DQM  每组11根，走同层，同组等长，误差这种东西软件厉害的可以放宽点，软件差的控制小点，地址控制一大组，这个误差可以大点没关系，自己查一下芯片资料，看看要求控制多少，一般都会很详细的给你写出来的。

xyylucky

按guideline的要求做，最靠谱。

fengsheng1015

学习了

刘婷567

学习了，谢谢