最近太无聊了，整理整理关于DDR时序的东西，感兴趣的就过来看看，比较分散，见谅！

may · 发表于 2008-2-25 23:12

呵呵，感谢楼主分享，

是不是楼主的公司在收购中，
所以才这么有时间。

反正我是觉得LAOUT都是从年头忙到年尾，
还是我太背了，碰到两家公司都是这样的。

sleepyingcat · 发表于 2008-2-27 11:09

公司刚被收购,所以目前也是无事可做,新公司提供的职位在上海和深圳,都不在北京,所以最近准备跳槽,如果大家又什么比较好的职位,帮忙介绍一下,谢谢了.
很多事情不象设计一样,自己能把握的了的.很无奈!

superlish · 发表于 2008-2-27 18:32

前辈～　加油咯～

minger2008 · 发表于 2008-3-2 23:14

写的还不错,最好具体点,数据地址\时钟误差多少

laoniao · 发表于 2008-3-8 14:00

雪中送炭啊！！！！

Montavista · 发表于 2008-3-13 11:03

虽然不是很详尽,但还是收益不浅!!
期待有哪位高手将其更加完备的描述出来!!!

virgos · 发表于 2008-6-11 11:27

提示: 作者被禁止或删除内容自动屏蔽

virgos · 发表于 2008-6-11 11:29

提示: 作者被禁止或删除内容自动屏蔽

zhangcaihong · 发表于 2008-6-12 09:49

根据时序可以计算出最长走线长度,这个怎么算啊,我挺感兴趣的,最近在研究时序,能否举个例字说明一下,非常感谢

msoh · 发表于 2008-6-12 10:07

4645y645y

wpsghr · 发表于 2008-6-12 15:36

又学了新东西

yun12 · 发表于 2008-9-24 11:11

长度要根据走线长度 PCB 叠层还有介质等计算有公式黑宝书上有

tuhuikuyu · 发表于 2009-1-14 21:26

为什么两组线与时钟的等长关系不同？因为速率不同
NO，速率是一样的，只是这两组线分工不一样，
一个管CMD和ADDR
一个管DQ和DM

eric58 · 发表于 2009-2-12 16:07

DQ/DM 与DQS不一定要完全同步，DQS与CLK的关系千差万别，关键看DDR 控制器的设计参数～～～，不可绝对。

lovelyday · 发表于 2009-2-16 09:28

不错，感谢楼主！

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