DDR3详解....各种技术参数

若华110

david.dan 发表于 2015-3-12 14:56
: I; B# @/ d/ r$ {, T! J  u  r, Y5 w昨天在科学园的课程很精彩，顶一个

影响力  超级大
. t' }# r- X: S+ b

xo_brandy

周三的讲座不错。期待中

shark4685

Fly-by的时钟拓扑结构
DDR3采用菊花链式的结构，能支持更快的速率。
9 |. ]' _8 m) X  q, f1 {
3 W7 S. v# z& e# N9 _

- Z- ]) ?  _/ ?DDR2经典结构的T型的拓扑

shark4685

Write Leveling 机制
5 s- _5 p  I) w% n& W/ C+ N/ v3 l: K
因为DDR3为了更好的信号质量，达到更高的速率，采用了fly-by的拓扑结构，时钟到各片的物理距离变的不一样了，所以一般DDR3内存控制器设计了一种叫做Write Leveling的机制，其作用就是在芯片内部进行时钟和数据/Strobe间的延时。
# f! g' A5 ?) S5 J7 Q8 W
在系统初始化的过程中，控制芯片与SDRAM通过数据信号进行通信（training)，控制芯片根据收到的反馈信号进行内部延时调节，很显然，控制芯片到每一个SDRAM的延时都会不一样。

( b  j. t8 O1 X9 b+ j& U' C2 e, W通过这种机制，使得每个SDRAM看到的时钟，数据和STROBE信号，就跟在DDR2看到的一样。

shark4685

TVAC的要求：

DDR3信号必须在VIH(ac)以上，VIL(ac)以下保持一定的时间
这段时间叫做TVAC，它是跟信号的速率相关的
- J; b8 Y$ s$ B即使时序裕量是不满足，TVAC的要求也必须满足。
; l" _) }3 R1 {& b, T3 L- U5 K$ K
0 E. E* _9 {( c  h  _" D

红孩儿

加油，楼住，好像理解起来越来越难了。基础不好啊。

ccnow

顶贴啊，如果把图贴出来，最好把图中的东西都解释一下，比如nominal line等等

红孩儿

ccnow 发表于 2015-3-13 21:35
顶贴啊，如果把图贴出来，最好把图中的东西都解释一下，比如nominal line等等

sorry，这位兄弟，JEDEC规范截图只截了一半，如下位NOMINAL LINE 的定义
, s- z6 [5 c/ M

( s% e9 s- n  n; P) k* F( q
1 }7 e* e& E: pNOMINAL LINE 翻译成中文是标称线，标称趋势的（两点直连）
TANGENT LINE 是切线

上面这两个公式是用来计算建立时间（setup time）的上升/下降时间的斜率。
1 z6 I# Z9 |# F4 m4 J

JOBS

不懂，顶版主。。

shark4685

sorry，这位兄弟，JEDEC规范截图只截了一半，如下位NOMINAL LINE 的定义

NOMINAL LINE 翻译成中文是标称线，标称趋势的（两点直连）
8 m  J/ w  K( Z% V$ BTANGENT LINE 是切线
, @+ @# V: O0 J( ]' Q7 \) J; x
上面这两个公式是用来计算建立时间（setup time）的上升/下降时间的斜率。
- p7 W% @; I' M7 H

shark4685

2 S+ g) F; V) {2 Y- o( qDDR3的突发长度（Burst Length，BL）

由于DDR3的预取为8bit，所以突发传输周期（Burst Length，BL）也固定为8，
而对于DDR2和早期的DDR架构系统，BL=4也是常用的，
" w4 Y' A* d/ l" g/ V8 R7 WDDR3为此增加了一个4bit Burst Chop（突发突变）模式，
' U7 x5 @. \  Q( ^即由一个BL=4的读取操作加上一个BL=4的写入操作来合成一个BL=8的数据突发传输，
  D5 j4 X0 [0 I0 l/ F- ^  @- `3 g届时可通过A12地址线来控制这一突发模式。而且需要指出的是，
4 K5 @0 N( D! H$ i2 A! \任何突发中断操作都将在DDR3内存中予以禁止，
0 N$ C* {5 _$ ]! j且不予支持，取而代之的是更灵活的突发传输控制（如4bit顺序突发）。

himonika

必须仔细听课。

lzwandny

顶顶顶来自: iPhone客户端

elenin

感谢楼主分享～～～～～

qingkong0709

能解释一下DDR4就好