allegro16.5中sigXplorer提取信号问题求教

zezq7sxa

我的很多数据线出来接的是两个芯片一个是flash一个是RAM，做拓扑结构的时候执行sigXplorer命令后只有一个芯片显示，不是两个。
PCB布线是这样的，我把32条数据线作为一个BUS
sigXplorer提取出来的是这样的。如下图

! d8 R6 k1 X+ S& v+ p" J
. ]' V. b' p7 z5 y0 y) i我看于博士的视频出来的是一个T型连接,如下图

卖瓜的菜农

zezq7sxa 发表于 2012-11-20 20:35
1 e; N  n7 L" w. R9 L哦，谢谢。

' I  G) O# v* l" o我看视频跟着走得，也出现了这种状况，用的16.6，那个net group都是把所有的DATA包括进去了，请问有什么好的解决办法么？
) |2 a9 e- c4 q5 w3 s

香雪海

把你的走线图站出来，要不看不出来拓扑是怎么样的

zezq7sxa

香雪海 发表于 2012-11-17 21:05
把你的走线图站出来，要不看不出来拓扑是怎么样的

走线图站出来是什么意思？

香雪海

zezq7sxa 发表于 2012-11-18 01:27
% b1 r9 B4 ]* G7 e" R走线图站出来是什么意思？

8 w" q( M7 f$ h就是把你实际连好线的图传上来

zezq7sxa

香雪海 发表于 2012-11-18 09:43
就是把你实际连好线的图传上来

( W' R3 c( p, l7 e/ Q( a% Y还没连线，只布局好，Dsp跟flash和RAM的布局是上面第一个图。我是想先做好T型连接的拓扑结构再来布线。可是当施行sigxplorer命令以后，提取出来的信号只有和Ram芯片连接的，没有flash芯片，做不了拓扑结构。我看视频教程只要运行sigxplorer后，出来两个芯片和dsp连接，他在这里做好拓扑结构直接就把约束规则更新到PCB里去了。

rx_78gp02a

zezq7sxa 发表于 2012-11-18 14:21
- n. `* _7 K3 M6 T% O- G; ^+ ^还没连线，只布局好，Dsp跟flash和RAM的布局是上面第一个图。我是想先做好T型连接的拓扑结构再来布线。可 ...

你的网络只有一个接收端，不可能是T网络，你提取有两个接收端的网络看看

香雪海

zezq7sxa 发表于 2012-11-18 14:21
- x7 D6 z9 Q6 I; n还没连线，只布局好，Dsp跟flash和RAM的布局是上面第一个图。我是想先做好T型连接的拓扑结构再来布线。可 ...

+ ^) ^( |" b$ J1 m拓扑结构和你的走线是有关系的，走线不一样，该网络的拓扑就不一样，建议你走完线之后再设置模型

香雪海

zezq7sxa 发表于 2012-11-18 14:21
5 C1 F3 Z4 F# ^7 \, s7 C还没连线，只布局好，Dsp跟flash和RAM的布局是上面第一个图。我是想先做好T型连接的拓扑结构再来布线。可 ...

7 `* n! P4 e" L( w拓扑结构和你的走线是有关系的，走线不一样，该网络的拓扑就不一样，建议你走完线之后再设置模型

dzkcool

你这根数据线刚好是直接到RAM的，另外16根才是接到了RAM和Flash，应该分高16位和低16位两组

procomm1722

上面幾樓的說法都不正確越幫越忙 .
: C. q+ j6 r5 ?6 W' K: H, f把 Board 貼出來我幫你看看是那邊的問題. 基本上你提出的拓樸資料就已經有掉資料.
! Q3 `- ?( @, T% k+ @- i至於 T 點是要你對拓樸結構重新編排後 , 系統發現有分差結構時 , 就會自動產生.
" L8 A5 F! N* A  V" ]+ y" r: S6 L走線和拓樸並沒有絕對先後關係 , 是要看你想做 Pre-Sim  或是 Post-Sim.
# ]$ }3 a: `, }% j( p0 N你的狀況應該是在 Pre-Sim 階段 , 本來就不需要走線.

zezq7sxa

rx_78gp02a 发表于 2012-11-18 14:47
你的网络只有一个接收端，不可能是T网络，你提取有两个接收端的网络看看

提取有两个接收端的就好了。

zezq7sxa

procomm1722 发表于 2012-11-19 11:55
上面幾樓的說法都不正確越幫越忙 .
把 Board 貼出來我幫你看看是那邊的問題. 基本上你提出的拓樸資料就已經 ...

% ?9 R% {5 A4 `8 M 新建文件夹.rar (332.8 KB, 下载次数: 41)

2012-11-19 18:24 上传

点击文件名下载附件
下载积分: 威望 -5

4 @$ w4 ~' }' `, f0 @0 b7 G6 z我把板上传上来给你帮看看。

procomm1722

我這邊測試了 , 提取 Topology 並沒啥問題

ling_tina

procomm1722 发表于 2012-11-20 00:02
我這邊測試了 , 提取 Topology 並沒啥問題

4 n2 n3 J2 u8 G: W我用16.3的时候也会出现这样的问题，布好线了拓朴结构就完整了。请教楼上大侠是什么原因。

zezq7sxa

procomm1722 发表于 2012-11-20 00:02
: w( Z# a* ]1 w9 I5 x. R我這邊測試了 , 提取 Topology 並沒啥問題

; h% D8 N( Z$ Y  l8 f  R& r. m是什么问题呢，为什么我这里只提取和Ram连接的信号，却提取不了即连接flash又连接ram的信号。如果只把0-16位数据线做为一个BUS那能提出T型连接的信号。如果把32个数据线作为一个BUS提取出来的信号就只有连接ram的。是不是哪里设置的问题。