FPGA 电源分割

lostbooker · 发表于 2012-2-22 15:24

EDA365欢迎您！

您需要登录才可以下载或查看，没有帐号？注册

x

本帖最后由 lostbooker 于 2012-2-22 15:36 编辑

万能的eda365，图是我画的一块FPGA芯片的电源分割，整个电路时六层，四层信号，一层地一层电源，所有分割电源的时候很纠结，最后是图中这样的方案，不知道这样分割怎么样，望有经验的前辈们指点一二{:soso_e183:} ，另外我这块板是ccd成像的，地没有做分割，只是把模拟数字元件分开摆放，不知道这样的效果怎么样，多谢多谢

红色的为3.3V数字/VCCIO，橙色为2.5VPLL模拟电源/PLLA，绿色为1.2VPLL数字电源/PLLD，深蓝色为1.2V核心数字电源/VCCINT

bruce8949 · 发表于 2012-2-22 15:28

地为何部分模拟地和数字地？

lostbooker · 发表于 2012-2-22 15:37

bruce8949 发表于 2012-2-22 15:28
, H1 t. E% T9 d9 Y2 R地为何部分模拟地和数字地？

我修改了一下帖子，下面加上了图注，先谢过

routon · 发表于 2012-2-22 17:07

这层是电源平面吧，只要通流量没问题就ok。模拟地、数字地不用分开，器件分开摆、走线不交叉即可。

eeicciee · 发表于 2012-2-22 17:32

把BRD文件发上来了吧

chengang0103 · 发表于 2012-2-22 20:04

PLL电源太散，分多个LC通道供电
core通道太小了。把3.3去掉些

你的core电压（深蓝色），怎么有这么多个地方用了。不怕其它电路对core电压有影响吗？

lostbooker · 发表于 2012-2-22 21:17

chengang0103 发表于 2012-2-22 20:04 / w8 j5 `. }' p2 p" l0 ~$ Z# Z5 m
PLL电源太散，分多个LC通道供电
7 Q; S, {& a. |) D" ^ [ E; score通道太小了。把3.3去掉些

core电压就中间那一片，图上的地也是用这个颜色标注的，这是我的brd文件

SCS_LSI.zip (1.06 MB, 下载次数: 144) ，麻烦你给我看看{:soso_e183:}

lostbooker · 发表于 2012-2-22 21:19

eeicciee 发表于 2012-2-22 17:32
7 d( y7 o8 p- D把BRD文件发上来了吧

SCS_LSI.zip (1.06 MB, 下载次数: 94) ，兄弟，麻烦看一下电源和地或者其他的，多谢多谢

eeicciee · 发表于 2012-2-22 21:46

本帖最后由 eeicciee 于 2012-2-22 21:50 编辑

第一层跨分割了。LZ，一个网络叫"0",另一个网络叫"gnd"。看了电源层，LZ跨分割太勇敢了。应该好好学习一下高速PCB设计。加油哦

rx_78gp02a · 发表于 2012-2-23 00:04

没有一个完整的参考平面，蛇形线的饶法太BT,你的地平面最好不要分割，铜皮和线的距离是4mil，最小过孔是8mil，已经使用了普通工艺的极限值，走线却是6mil~8mil，如果线细些能更好走，起码可以把部分区域布线层缩减为3个

wangjing · 发表于 2012-2-23 09:54

1.个人建议bottom层bga的去耦电容可以放在bga下面，靠近管脚。这样不仅效果好，而且bottom外圈可以多走些线，甚至可以省下一层信号层。通过信号层走些电源过渡也是可以的。
2.左上角电源部分最好铺铜，尤其电源进入部分，不知道你板子的电流多大，走的太细了。
3.L7电感的下面不要走线，更不要从里面穿线。
4.L9那是什么电感，感觉封装怪怪的，核对一下器件资料。
5.U16和去耦电容连接，完全都可以省去一个孔，没必要都打两个。从芯片连到电容上，从电容拉线打孔。
6.top层有些蛇形线距离太近了。3w原则。
7.bga的E6，E5那几个脚，不要用一个过孔。这么多脚打一个孔会有问题。。。还有下半部分的。
8.晶振下面不要穿线最好，能避免的就拉一下。
9.VCC2V5到连接器，既然走12mil就没必要打那么多孔。

chengang0103 · 发表于 2012-2-23 21:17

lostbooker 发表于 2012-2-22 21:17
- p* w1 ?& T5 zcore电压就中间那一片，图上的地也是用这个颜色标注的，这是我的brd文件，麻烦你给我看看

1: 基本本上，输入Ac电源，不会用这样的输入端子吧，输入直流的话，就不要那个整流电路了吧。（不解）
建议Sw1放在整流前端，整流后电容多加几颗，input电源线宽加宽。（基本没看到你这样的输入电源处理方法，这样的板子电源稳定要主了。要不外加笔记本类电源，要不在这板子上加个电源模块，这个板子够大了。）
2：CCD基准电压建议离CCD电路近一点。
3：U9 U10电路看一下芯片datasheet。你把FB管脚当output了。这地方要重新布局。电源电路的input太细太细了。
4：你的电源整个集中在左上角，这个地方的发热量太大了。我认为不合理。建议打散放置（原则：前端input可以远，后端output必需近）。
5:FPGA的PLL电源地不要单独隔出来吧。我altera， xilinx的都做过，都是用一个地。
况且,你的PLLA_2V5用了两种地。（不解）
最好的办法是PLL每一路都单独电路供电。但你这里好像不好处理。
6：U15的信号全都在FPGA左边，U15就放在FPGA正左边不正好吗？线长要短，就算要绕线，也会轻松很多了。
好好调一下线，说不定可以只用一个内层就可以把线出来了。

7：U2尽量在与FPGA和CCD都近的地方。电源隔离了，但是地没有隔离。建议U2那组数据线尽量有内层。CCD input信号尽量处理好一些。
8：你的U18 high speed DAC地没有隔离，感觉不好。
9：FPGA的电源PIN必需1PIN/1VIA。做不到时，必需才可改成尽量。FPGA 滤波电容尽量放PIN根前。有些可以放FPGA背面。有电源比那远端更好作用。
10：晶振你既然电源都隔离了，为什么还把信号线给走进去了。
11：发光二板管的封装最好做出正负极标识出来。
12：你这板子如果做波峰焊，背面SMD离插件要远一些（5MM）
13：SDRAM线要成组的走（走在同一层）。
14：再好好做下电源层的分割，尽量做到信号有完整顺畅的回路。
15：CLK要与其它线远一些啊。
16:电源线要粗的地方，不要嫌粗。地也一样。
17：把线拉直一下，板子就会好看好多。
18：等长规则，允许的误差有点大。特别是SDRAM那里。

如有不对的地方，还请指正。

lostbooker · 发表于 2012-2-24 10:04

chengang0103 发表于 2012-2-23 21:17 5 d, j. b! p' R7 |( |/ p
1: 基本本上，输入Ac电源，不会用这样的输入端子吧，输入直流的话，就不要那个整流电路了吧。（不解）2 R" a: N1 @0 h; ~$ g
建 ...

谢谢，非常感谢，这是我第一次画FPGA的板子，我还有个问题，就是同组数据要在一个层里走的话，就要在相邻的bank出线，这样子不知道好不好。

lostbooker · 发表于 2012-3-3 17:06

chengang0103 发表于 2012-2-23 21:17 ' y, \, g$ r; j* j. L8 A
1: 基本本上，输入Ac电源，不会用这样的输入端子吧，输入直流的话，就不要那个整流电路了吧。（不解） x8 J7 | }3 @
建 ...

大哥，根据你的一些建议，我修改了一下我的板子，如果你有时间，麻烦帮我看看，感激不尽~

SCS_LSI_1.zip (987.1 KB, 下载次数: 1)

chengang0103 · 发表于 2012-3-3 23:35

lostbooker 发表于 2012-3-3 17:06
% C1 t' a5 D1 [- m7 Q& J7 L9 I大哥，根据你的一些建议，我修改了一下我的板子，如果你有时间，麻烦帮我看看，感激不尽~

不要太相信我的观点，每个人知识面都不一样，我的观点是建立在我所掌握的知识体系上。

好的方面就不说了。说下我认为还可以改进的地方。谢谢您对我的信任。不对之处，请指点。

1：电源，处理不理想，有这么大空间，完全可以处理的更合理。
e.g: 你3.3V输出那么多孔，那前端输入就两孔。
说实话，从上版到这一版，是有改进，但我不知，是你这行业都是这样处理的，还是什么。所以具体的我也说不上，看自己把握吧。
还有，不知你是否依据公板来做。我的建议，不要迷信公板的处理。
2：绕线，同网络间距有点小。
3：你喜欢打过孔在焊盘边上。
4：电源并不一定全集中在POWER层。你现在的这样做法，让一些信号回路间断（也就是跨岛）。有些电源可以放到信号层去。
电源铜皮有些地方有瓶颈。最严重的是，那个vcc1v2。
5：线还可以优化的合理些。参考些电脑主板上的走线方法。

		自动登录	找回密码
密码			注册

FPGA 电源分割

EDA365欢迎您！

评分

评分

评分

推荐内容 /1