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在DDRII和DDRIII中 VRAM部分placement方式 利弊简谈~

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发表于 2011-4-22 11:34 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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x
      因為 VRAM BGA 的placement的不同,造成 layout 和 tune equal length 的难易度也会不同。在此show 出两种 placement的方式,供大家参考。    一、在DDRII设计中3 K* i) q% n+ o  O: W9 W
. a3 S( @2 u: f  d9 ]: k

' @, A7 C: l: q+ ~第一种placement 方式:+ N8 I6 N/ i& `3 ]0 c+ \) D1 E
     
1 m: o- A1 B0 E% _, W     第二种placement 方式
7 o1 C8 r3 K, @     
" T8 c8 l0 e# q- K5 G 总结:以上两种placement方式所佔据的空间大致相同,第一种方式在Y轴需要更多的空间;第二种方式则在X轴方向会佔据更多的空间,但它节省了Y轴上的空间。
' [8 z7 d5 z# F( C. T        在拉线方面,第一种方式data组内的长度相差不多,但group 与group之间相差很大(这点尤其在DDRIII时表现很突出);第二种方式 group 与group之间 的长度相差不大,但 data组内则相差较多。9 t4 e% L3 r+ {0 `* ?4 }
         而address也是各有千秋。因為DDRII的Address pin在小BGA的一端,因此第一种方式address的路径上不会有data挡路;而第二种方式则会必须从小BGA外面绕,但接小BGA的那一段可以直接用表层接,整段trace会小一颗via,少换一次层,且等长较好tune。
0 M1 B1 N+ X8 |' W

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lixc2008 + 5
heweishuai78 + 2
ymf2529 + 5 辛苦了!
summmmmm + 2 辛苦了
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zyunfei + 4 感谢分享
zlei + 4 辛苦了!
fromnow + 2 LZ辛苦

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 楼主| 发表于 2011-4-22 11:44 | 只看该作者
回复 天使旋律 的帖子
/ P( g9 S0 K& e9 E9 Z: F( ]
! S  W, s! s! b0 v) E/ h3 {2 r二、在DDRIII设计中:第一种placement方式:# b4 t4 l$ t2 k/ l& M# F

% D& S6 M; Z) P, ^3 G

. x$ L, i/ `" |- @1 X第二种placement 方式:# ?6 N8 a4 {: t  [' s6 B2 k

, q# P3 F4 v# Z2 H" l6 g8 w

' T  I/ ?# f$ g  {& z1 H9 E* G7 z总结:以上两种placement方式所佔据的空间差别较大,但第一种方式在Y轴需要更多的空间;第二种方式则在X轴方向会佔据更多的空间,但它节省了Y轴上的空间。8 s5 j' R1 ]8 l' @: \
        这两种placement方式的最大差别还是在拉线和调等长的时候表现出来。' N0 X8 |( W: r
         data 方面,它的pin define与DDRII是有区别的,整个Group是完全集中的。第一种方式Group I 与Group II的长度误差大概在800mil左右;而第二种方式可以减少这方面的局限。
* ]+ G9 E5 w% y" p         addres 方面,第二种方式的优点更加明显,不但比第一种方式少一颗via,少换一次层,且用表层可以使两个小BGA 直接相连。且等长不用说也可以很容易做到。1 P2 A! Z8 B$ G! ?  \6 W

5 \9 m7 n1 R& H( `' y6 j     如下图:9 c, p; p. f, B  ~/ |
   
, d% B* I4 c6 ]* B4 k* k按照上图的placement方式,每个小BGA data中的三个group可以走在同一层,另外一个group 可以与address走一层。且等长也较easy!
0 d) g! K0 N9 O3 Q       也许,这对Cost down 来说是一个不小的福音!!!7 \7 l0 r( F& d
        而第一种的placement方式,对拉线和等长都有不小的难度,用四个内层还走得那麼辛苦,
) h8 u! J6 s- }" v  v9 h* T5 k; D如下图$ u1 ?/ P/ k- H5 B% Q- E

! D7 ]8 h9 c7 j1 e7 e" ?* \- O
$ \0 ^2 e: O2 f; F
# i( s! I, u5 i: b: t* d 9 g7 H( Q7 Z% K' V

7 f* M  A( w" f9 g( c- O4 ], x弦外之音,抛砖引玉:; [4 T' Z" W- M
GDDRIII共用Address和 Command的小BGA Data 可以swap,swap方式如下:
9 {8 ?5 t" V8 D" k: P" }          同一BGA的data group可以换,但必须保証DQS/DM的pin 互相对应。& x2 J; E0 O, J0 H7 j5 ?8 R
          同一group的data net 可以互换。
6 \" D  x& q* \0 N& W0 T4 d
! i& [: Y+ q8 a) ?

点评

不错  发表于 2012-1-31 11:38

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参与人数 2贡献 +7 收起 理由
fromnow + 2 原创内容
winricky + 5 感谢分享,解释的很棒

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发表于 2011-4-22 11:49 | 只看该作者

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发表于 2011-4-22 13:13 | 只看该作者
结论呢?

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 楼主| 发表于 2011-4-22 13:26 | 只看该作者
回复 wzh6328 的帖子
7 ?! g' A' ~, d9 Z- \* P6 t' u9 @! }9 {) M5 M' n, h4 x
结论就是,在DDRIII元件的place,推荐第二种placement方式;至于DDRII设计,两种情况都有自己的利弊,看自己的想法了,呵呵~

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发表于 2011-4-22 17:52 | 只看该作者
LZ辛苦,很直观,很强大~

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发表于 2011-4-23 15:24 | 只看该作者
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发表于 2011-4-23 20:45 | 只看该作者
LZ辛苦了

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发表于 2011-4-23 21:18 | 只看该作者
lz强大啊

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发表于 2011-4-24 11:38 | 只看该作者
不错

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发表于 2011-4-24 11:45 | 只看该作者
太棒了,最需要的就是这种复杂器件的place经验
250 字节以内
不支持自定义 Discuz! 代码

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发表于 2011-4-24 12:06 | 只看该作者
不错.很有启发意义.

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发表于 2011-4-25 15:49 | 只看该作者
学习中,感谢楼主分享

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发表于 2011-4-25 21:59 | 只看该作者
只要层数够,怎么摆都行

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发表于 2011-4-26 09:20 | 只看该作者
回复 CAD_SI 的帖子
( M0 V; J5 C$ J2 J6 ~$ ^
% h! |8 ]0 a3 W! `3 a呵呵,如果这么说,那么如果工厂不考虑亏本,买方不考虑消费,还用我们设计做什么?
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