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作者：xiaoerge
c1 Q/ e& ?8 E$ N8 D4 p- |6 d% J0 k! R% u( m) Q) d9 {
SDRAM中的信号都是以时钟为参考的，等长的关系三言两语讲不清楚，说一下最复杂的数据线的等长， ( A0 Q- }1 P0 U& }
地址线和控制线因为是单向的，比数据线的等长简单，以9260外频100M为例。 `0 b* R$ O! r. m) z
) z" E, _- E7 v- v+ P
对于9260，从手册中可以看到， @5 h! [; B/ @1 S2 K! }3 q$ s
SDRAMC19 D0-D15 in Setup before SDCK Rising Edge 0.2 ns
3 ]# v) p5 M* t( n$ \2 PSDRAMC20 D0-D15 in Hold after SDCK Rising Edge 1.1 ns
* u# r+ k* r: l* y+ R2 OSDRAMC21 D16-D31 in Setup before SDCK Rising Edge 0 ns % n0 Y3 |! }& m G
SDRAMC22 D16-D31 in Hold after SDCK Rising Edge 1.2 ns # Y! |) A1 i. Z
$ J, l' a& o/ T' S/ M/ v这里去掉了1.8V的数据。
* b) m5 Q1 s9 r对每个方向分别作分析，首先看9260输入/SDRAM输出，这里以MT48LC16M16A2的数据手册作为参考，
6 d- D$ O4 ]% `$ Y: y# SHY57V561620可能更常用，但是其数据手册没有时序图。
/ f0 ^: h" R) U. \8 {% D5 m; TMT48LC16M16A2-75在100M下CL设为2。
% Q0 b- ~4 i& _( C3 \6 E0 g3 O3 z* S0 s5 O, |
Access time from CLK (pos.edge) CL = 2 tAC(2) 6 ns
( ~6 P& A+ R& W L1 YData-out hold time (load) tOH 3 ns $ `: o# j X6 S- D, U
& |. K+ d7 u' C" a实际上上面的数据也就是说相对于SDRAM的时钟上升沿，数据输出保持时间是3ns，数据建立时间是(10-6)=4ns， e. l/ g4 q# M; d, w; e
100M的周期是10ns。 , b7 _/ k% y, F5 b
从9260给出时钟信号上升沿到数据出现在9260的引脚上，由于走线会有一定延时，使得SDRAM的输出时序在9260
! N3 w% m |3 j G, [看来，建立时间和保持时间的(4ns-Tpd(CLK)-Tpd(DATA))/(3ns+Tpd(CLK)+Tpd(DATA))，Tpd(CLK)是时钟线走线延迟， + ?6 w5 D" g. ^1 T# M7 J6 G( l
也就是从从9260给出时钟上升沿到SDRAM收到时钟上升沿的时间是，Tpd(DATA)是数据线走线延迟， 6 l6 d# X5 W, \6 U; R
数据从SDRAM发出到9260收到的延迟。
1 G5 x+ J ^9 _' N2 S3 `8 c设1英寸走线的延迟时间是150ps，数据线的走线是2英寸，时钟线和数据线一样长，也是2英寸，可以计算出建立时间
: y+ _* n+ ?7 g4 _: s2 y8 E* u和上升时间的裕量，也就是从9260的引脚上看到的实际的数据的建立时间和保持时间分别减去9260要求的数据 1 Y. O u0 s& U$ u+ X
建立时间和保持时间。前面的建立时间和保持时间分别是3.7ns和3.3ns，裕量分别有（对应D0-D15）3.5ns和2.2ns。 3 I/ n+ y6 r; J- q7 ^
为了将时钟上升沿放在数据的中心，数据线需要比时钟线长，改变时钟线和数据线的长度会影响前面的上升时间和保持时间 . O D0 P+ ~; v
(4ns-Tpd(CLK)-Tpd(DATA))/(3ns+Tpd(CLK)+Tpd(DATA))。实际的长度要求可以用时序裕量除以单位长度的走线延迟 3 m( v$ m' o7 i* F: q. L7 X8 `
得到，每英寸的走线的延迟时间在一百多ps。
& @% Y1 O" j& @. v) X/ ~ D* _2 B+ X
对于9260输出数据，SDRAM输入数据，参数如下： : D+ z0 I4 I0 v2 A% U6 b' D
SDRAMC25 D0-D15 Out Valid before SDCK Rising Edge 4.2 ns " N6 Z% x* s5 a4 h G2 B/ B
SDRAMC26 D0-D15 Out Valid after SDCK Rising Edge 5.9 ns 5 o: ]- ~5 @ S3 ]" y3 }( \4 j& p0 G
SDRAMC27 D16-D31 Out Valid before SDCK Rising Edge 3.1 ns
$ P6 Q" i( \) h; w R d& F3 I. U! eSDRAMC28 D16-D31 Out Valid after SDCK Rising Edge 6.4 ns 8 I/ E# b$ o% G
: U: V. f9 p/ ^. e" y3 ^6 X
Data-in hold time tDH 0.8 ns ( P6 W4 y1 A! }3 A, h- Q4 x) k
Data-in setup time tDS 1.5 ns 8 i! c( v) u4 m" j: M9 D2 n
! }+ e, x" L2 t7 M对于SDRAM，其引脚上看到的数据的建立时间和保持时间分别是(4.2ns+Tpd(CLK)-Tpd(DATA))/(5.9ns-Tpd(CLK)+Tpd(DATA)) 8 N: y* x+ {8 i! r/ `1 ~$ Q
走线长度同上，则SDRAM的建立时间和保持时序裕量分别为2.7ns/5.1ns。
' }" c6 g/ {( q: _9 e; p- i) N8 r, s( j
3 E' e% H& |0 A5 a* z3 v9260输入数据的时序裕量比输出数据的时序裕量总体上来说要小，上面的计算只是理想情况下的计算，
* L, G) J' r: J6 }4 O5 ~: h实际上影响数据时序裕量的因素有很大分布参数，如时钟的抖动，数据的抖动，手册中给出的参数中都是最小值，
$ g8 n/ b9 _+ B5 a k! Z% X可以认为包括了数据的抖动（我是这样想的）。建立时间和保持时间的时序裕量都需要减去时钟的抖动值。 & U" M5 ^5 K: ^( D) d
另外的一些分布参数包括负载电容、串扰、电源等，都会减小信号的时序裕量。 2 p6 l3 F1 _) B/ l- I/ j
% {: q9 j4 w+ c( F, @$ ^对于地址线和控制线，手册中有相应的参数，和9260输出数据、SDRAM输入数据的情况是一样的。
3 v9 V' i* |; }! k9260的时序还算相对宽松的，POWER PC的处理器要求的时序裕量比9260要大，计算下来不到一个纳秒。 3 F }5 f; y9 `$ ~# t+ J# y8 } m
从上面的计算上来看，就算减掉部分分布参数带来的时序裕量的减小，也还允许若干英寸的长度不匹配。
, [( B+ y; s& V* K0 C$ d# C! Y8 ^* `6 Z0 z) l' O
走线等长所需要做的就是保证上述时序裕量为正值，地址线和控制线的与时钟线的相对长度都通过时序裕量换算得到。
! [6 T3 t7 ^% M. s) L" {0 i7 N Z ~* N& O4 q! u' V" U$ R; K
先写这么些，有错误请指出。 |
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发表于 2009-2-27 10:43
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